[发明专利]集成电路中的屏蔽

说明书

在第一方面，本发明涉及一种集成电路，包括：i.主衬底(100)；ii.可任选地，覆盖主衬底(100)的第一层(200)，该第一层(200)可任选地包括第一晶体管(210)；iii.覆盖主衬底(100)和第一层(200)(若存在)的第二层(500)，该第二层(500)包括第二晶体管(510)；以及iv.屏蔽第二晶体管(510)免受电磁场影响的电磁屏蔽结构(600)，包括：‑底部(610，611)，所述底部在第二晶体管(510)下面，并且被包括在主衬底(100)、第一层(200)(若存在)或第二层(500)中，‑横向定界第二晶体管(510)的一个或多个侧面(620，621，622)，以及‑可任选地，覆盖第二晶体管(510)的顶部(630)；其中底部(610，611)、一个或多个侧面(620，621，622)中的每一者、以及(若存在)顶部(630)各自包括独立地由或导电材料或富陷阱材料组成的至少一个屏蔽元件。

技术领域

本发明涉及集成电路的领域并且尤其涉及包括电磁屏蔽晶体管的集成电路。

发明背景

在集成电路中，例如，由于与周围部件(例如，其它半导体器件，诸如其它晶体管或衬底)的干扰，晶体管中经常存在不期望的信号损失或非线性。

这在使用顺序或单片3D半导体处理时是尤其相关的，顺序或单片3D半导体处理是一种技术，其中允许射频(RF)器件与先进的互补金属氧化物半导体(CMOS)器件的共整合。RF器件经常被集成到先进CMOS顶部。例如，在将先进CMOS处理至高达中部制程(MOL)或后端制程(BEOL)之后，通过使用层转移和后续处理，将RF器件堆叠在CMOS的顶部。这允许通过将大型RF器件移动到顶层来降低半导体器件的密度，并且同时允许优化RF器件，这需要与底部CMOS非常不同的处理。无论如何，可能与底层器件和/或衬底一起发生的不希望的信号损失和耦合仍然存在，并且甚至可能随着干扰源现在相对于2D更面向3D而增加。

因此，在技术上仍然需要改进上面提到的一些或全部问题。

发明内容

本发明的目的是为了在集成电路中提供晶体管的良好电磁屏蔽。通过根据本发明的器件和方法来完成上述目标。

本发明的实施例的优点是晶体管信号在正常信号路径外部(例如，在通道外部，在衬底中)的传播可以较低。

本发明的实施例的优点在于，晶体管信号可以显示出高度的线性度。

本发明的实施例的优点在于，晶体管可以表现出有限的信号损失。

本发明的实施例的优点是，晶体管与集成电路的其它组件之间的串扰可以较低。

本发明的实施例的优点在于，集成电路可以具有高电路性能，诸如高信噪比。

在第一方面，本发明涉及一种集成电路，包括：

i.主衬底；

ii.可任选地，覆盖主衬底的第一层，该第一层可任选地包括第一晶体管；

iii.覆盖主衬底和第一层(若存在)的第二层，该第二层包括第二晶体管；以及

iv.屏蔽第二晶体管免受电磁场影响的电磁屏蔽结构，包括：

-底部，所述底部在第二晶体管下面，并且被包括在主衬底、第一层(若存在)或第二层中，

-横向定界第二晶体管的一个或多个侧面，以及

-可任选地，覆盖第二晶体管的顶部；

其中底部、一个或多个侧面、(若存在)顶部中的每一者各自包括独立地由或导电材料或富陷阱(trap-rich)材料组成的至少一个屏蔽元件。

在第二方面中，本发明涉及一种用于形成包括电磁屏蔽的第二晶体管的集成电路的方法，该方法包括以下步骤：