[发明专利]具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片

说明书

本发明公开了具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片。描述了一种由存储器芯片执行的方法。该方法包含特别地请求对存储器芯片的弱存储单元的附加刷新，所述弱存储单元比存储器芯片的其他存储单元更快地耗尽其电荷。附加刷新被添加到应用于弱存储单元和其他存储单元的分布式基线刷新命令序列。分布式基线刷新命令序列具有根据其他存储单元的电荷耗尽特性确定的刷新速率。

技术领域

本发明的领域总体上与计算科学有关，并且更具体地，与具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片有关。

背景技术

许多计算机系统中的相关问题是系统存储器（也称为“主存储器”）。这里，如本领域所理解的，计算系统通过执行存储在系统存储器中的程序代码以及从/向系统存储器读取/写入该程序代码对其进行操作的数据来操作。照此，在计算系统的操作过程期间，系统存储器由于许多程序代码和数据读取以及许多数据写入而被大量利用。因此，寻找用以提高系统存储器访问性能的方式是计算系统工程师的动机。

附图说明

根据以下详细描述，结合附图，能够获得对本发明的更好的理解，在附图中：

图1示出了存储器阵列（现有技术）；

图2示出了具有弱单元表的存储器芯片；

图3示出了传统刷新方案和改进刷新方案的比较；

图4示出了能够执行改进的刷新方案的存储器系统；

图5示出了执行改进的刷新方案的方法；

图6示出了计算系统。

具体实施方式

当今的存储器实现方式典型地包含通过存储器通道（也称为存储器总线）耦合到存储器控制器的动态随机存取存储器（DRAM）芯片。存储器控制器负责向DRAM存储器芯片发送合适的命令以用于向/从DRAM存储器芯片写入/读取数据，但是还发送使DRAM存储器芯片保持在适当工作状况中的各种其他类型的命令。

这些命令之一是刷新命令。如本领域所知，DRAM存储器的存储单元是小电容。由单元存储的信息是由电容存储的电荷量的函数（例如，第一电荷量对应于“1”，并且第二电荷量对应于“0”）。不幸的是，DRAM存储器的存储单元随着时间的推移而耗尽其电荷，这继而要求它们周期性地“刷新”有附加的电荷以保留它们存储的数据。

图1示出了DRAM存储器的存储单元阵列101，其能够被视为N行和M列。许多存储单元（例如，8个、16个、32个）典型地与行和列的每个交点相关联。根据“分布式”刷新方案，为DRAM存储器的存储单元建立一个Refresh_Cycle_Interval，其定义阵列中的每个单元多长时间将被刷新一次。在运行时间期间，存储器控制器连续地向DRAM存储器的存储单元阵列的行发送刷新命令，然后重复该过程，使得每个Refresh_Cycle_Interval，每行接收一个刷新命令。连续刷新命令（例如，发送到第一和第二相邻行）之间的时间量被称为Refresh_Time。也就是说，

Refresh_Cycle_Interval = (Refresh_Time)/(#_ of_Rows) 等式1

问题在于，由于DRAM存储单元的尺寸随着每个新的制造世代而缩小，它们趋向于更快地耗尽其电荷。单元更快地耗尽其电荷的趋势增加了必须从存储器控制器发送刷新命令所用的频率，这继而降低了存储器通道和/或存储器芯片的性能，因为以读取/写入信号为代价，更多的时间被投入到刷新信号。附加地，存储器系统的功耗增加，因为较高的刷新速率类似于恒定的、较高频率的后台写入过程。