[发明专利]具有降低的基线刷新速率与对弱单元的附加刷新的存储器芯片在审
| 申请号： | 201810972059.5 | 申请日： | 2018-08-24 |
| 公开（公告）号： | CN109559770A | 公开（公告）日： | 2019-04-02 |
| 发明（设计）人： | 姜郁成;J.B.哈尔伯特 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G11C11/406 | 分类号： | G11C11/406 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 陈晓;闫小龙 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 存储器芯片 基线 存储单元 弱存储 命令序列 电荷 弱单元 耗尽 特性确定 应用 | ||
1.一种存储器芯片，包括：
存储单元阵列；
嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；
特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。
2.根据权利要求1所述的存储器芯片，其中，所述存储器芯片包括为所述特殊刷新请求保留的输出。
3.根据权利要求1所述的存储器芯片，其中，所述输出是在JEDEC存储器通道标准中指定的。
4.根据权利要求1所述的存储器芯片，其中，所述存储器芯片还包括命令解码逻辑电路，用以解码由所述存储器控制器响应于特殊刷新命令而发送的刷新命令。
5.根据权利要求4所述的存储器芯片，其中，所述命令解码逻辑要耦合到存储器通道的CA总线。
6.根据权利要求5所述的存储器芯片，其中，所述存储器通道的规范是在JEDEC工业标准中定义的。
7.根据权利要求1所述的存储器芯片，其中，所述存储器芯片还包括行锤击检测逻辑电路。
8.根据权利要求7所述的存储器芯片，其中，所述特殊刷新请求逻辑被耦合到所述行锤击检测逻辑电路，以在所述行锤击检测逻辑检测到行锤击状况时向所述存储器控制器发送特殊刷新请求。
9.一种计算系统，包括：
多个处理核；
系统存储器控制器；
系统存储器，耦合到所述系统存储器，所述系统存储器包括存储器芯片，所述存储器芯片包括下面的a），b）和c）：
a）存储单元阵列；
b）嵌入式存储器电路，用以存储标识所述存储单元中的弱存储单元的信息，所述弱存储单元比所述存储单元中的其他存储单元更快地耗尽其电荷；
c）特殊刷新请求逻辑电路，耦合到所述嵌入式存储器电路，所述特殊刷新请求逻辑电路用以代表所述存储单元中的弱存储单元向存储器控制器发送特殊刷新请求，以便比所述存储单元中的其他存储单元更频繁地刷新所述存储单元中的弱存储单元。
10.根据权利要求9所述的计算系统，其中，所述存储器芯片包括为所述特殊刷新请求保留的输出。
11.根据权利要求9所述的计算系统，其中，所述输出是在JEDEC存储器通道标准中指定的。
12.根据权利要求9所述的计算系统，其中，所述存储器芯片还包括命令解码逻辑电路，用以解码由所述存储器控制器响应于特殊刷新命令而发送的刷新命令。
13.根据权利要求12所述的计算系统，其中，所述命令解码逻辑要耦合到存储器通道的CA总线。
14.根据权利要求13所述的计算系统，其中，所述存储器通道的规范是在JEDEC工业标准中定义的。
15.根据权利要求9所述的计算系统，其中，所述存储器芯片还包括行锤击检测逻辑电路。
16.根据权利要求15所述的计算系统，其中，所述特殊刷新请求逻辑耦合到所述行锤击检测逻辑电路，以在所述行锤击检测逻辑检测到行锤击状况时向所述存储器控制器发送特殊刷新请求。
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