[发明专利]半导体存储装置以及存储系统

说明书

实施方式提供在暂时中断编程动作来进行读出动作的序列中能够使性能提高的半导体存储装置以及存储系统。实施方式的半导体存储装置包括第1面以及第2面、与第1面对应设置的第1读出放大器、第1锁存电路以及第2锁存电路、与第2面对应设置的第2读出放大器、第3锁存电路以及第4锁存电路、和控制电路24。控制电路24连续从外部接收编程指令以及读出指令，将第1锁存电路的读出数据与第2锁存电路的编程数据交换，将第2锁存电路的读出数据向外部输出，在从外部接收到转送指令的情况下，将第1锁存电路的编程数据向第2锁存电路转送。

本申请基于日本专利申请2018－97573号(申请日：2018年5月22日)为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置以及存储系统。

背景技术

作为半导体存储装置的一种，公知有NAND型闪存(flash memory)。另外，公知有具备以三维层叠的多个存储单体(memory cell)的NAND型闪存。

发明内容

实施方式提供在暂时中断编程动作来进行读出动作的序列(sequence)中能够使性能提高的半导体存储装置以及存储系统。

实施方式涉及的半导体存储装置具备：第1面以及第2面，分别包括多个存储单体；第1读出放大器(sense amplifier)，从上述第1面读出数据；第1锁存电路，能够保持由上述第1读出放大器读出的读出数据；第2锁存电路，能够保持从上述第1锁存电路转送的读出数据，并能够保持从外部输入的编程数据；第2读出放大器，从上述第2面读出数据；第3锁存电路，能够保持由上述第2读出放大器读出的读出数据；第4锁存电路，能够保持从上述第3锁存电路转送的读出数据，并能够保持从外部输入的编程数据；以及控制电路，控制编程动作以及读出动作。上述控制电路连续从外部接收第1编程指令以及读出指令，在上述第2锁存电路保持了与上述第1编程指令一同被输入的第1编程数据，上述第1锁存电路保持了响应于上述读出指令而读出的第1读出数据的状态下，将上述第1锁存电路的上述第1读出数据与上述第2锁存电路的上述第1编程数据交换，将上述第2锁存电路的上述第1读出数据向外部输出，在从外部接收到转送指令的情况下，将上述第1锁存电路的上述第1编程数据向上述第2锁存电路转送。

附图说明

图1是第1实施方式涉及的存储系统的框图。

图2是图1所示的NAND型闪存的框图。

图3是图2所示的输入输出电路21的框图。

图4是图2所示的面PB的框图。

图5是面PB所包含的一个模块BLK的电路图。

图6是模块BLK的一部分区域的剖视图。

图7是表示存储单体晶体管的阈值分布的一个例子的示意图。

图8是图4所示的读出放大器单元以及数据寄存器的框图。

图9是对第1实施方式涉及的Data In Suspend序列进行说明的时间图。

图10是对图2所示的地址寄存器的动作进行说明的图。

图11是对交换扫描进行说明的示意图。

图12是对比较例涉及的Data In Suspend序列进行说明的时间图。

图13A是对变形例涉及的Data In Suspend序列进行说明的时间图。

图13B是对变形例涉及的Data In Suspend序列进行说明的时间图。

图14是第2实施方式涉及的地址寄存器的电路图。