[发明专利]背照式CMOS图像传感器及其形成方法

说明书

本发明提供一种背照式CMOS图像传感器及其形成方法，该背照式CIS的形成方法包括：在半导体衬底上生长有P型外延层，在P型外延层中形成有用于定义像素单元有源区的隔离沟槽；在像素有源区的选定区域上形成有光电二极管的第一N型掺杂区；以图形化的掩模层为掩模，对P型外延层进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第一部分，P型插入掺杂区的第一部分位于第一N型掺杂区内；对P型外延层进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第二部分，P型插入掺杂区的第二部位于所述第一N型掺杂区内，以加深光电二极管的PN结的结深，有利于第一N型掺杂区的电荷的耗尽，从而提高了背照式CMOS图像传感器的满阱容量。

技术领域

本发明涉及集成电路制造领域，特别涉及一种背照式CMOS图像传感器及其形成方法。

背景技术

CMOS图像传感器(CIS)产品是一种图形收集处理半导体器件，光电二极管(Photo-Diode，简称PD)作为光电转换器件应用于CIS产品中，使得CIS产品可以实现将光学信号转化成电学信号进行存储和显示。现有的CIS产品已经采用了背照式(Back-illuminated)的工艺，即半导体衬底完成MOS晶体管以及金属连线后会进行半导体衬底背面的研磨(目的是将半导体衬底的厚度减薄)，让半导体衬底背面作为光感应的窗口，而半导体衬底的正面会粘合在其他辅助半导体衬底上面以实现光线处理功能。CMOS图像传感器的基本单元称为像素，其由1个光电二极管和3个或4个MOS晶体管构成，其中，由1个光电二极管和3个MOS晶体管构成的像素结构通常称为3T像素单元电路，由1个光电二极管和4个MOS晶体管构成的像素结构通常称为4T像素单元电路。

目前，随着标准CMOS工艺水平的不断跃进，以及市场对小尺寸像素的需求，像素尺寸的不断缩减已跃然成为消费类影像技术的一大趋势，尤其受消费类智能终端的刺激，1.75μm及1.4μm尺寸的像素已经实现了工业界量产。在借助背照式技术的应用，像素尺寸得以向更小的尺寸不断迈进，使得0.7μm像素尺寸亦得以实现。然而，随着像素面积的不断减小，不期望的降低了光电二极管电荷收集的容积和量子效率。换言之，由于像素面积的不断减小，抑制了光电二极管中电荷收集的势阱中可容纳的最大信号电荷量即满阱容量。而在55nm的背照式CIS制造工艺中，光电二极管的满阱容量是非常重要的参数，满阱容量的大小会严重影响整个图像的质量。

发明内容

本发明的目的在于提供一种背照式CMOS图像传感器及其形成方法，以提升背照式CMOS图像传感器的满阱容量。

为了实现上述目的，本发明提供了一种背照式CMOS图像传感器的形成方法，包括以下步骤：

提供一P型的半导体衬底，在所述半导体衬底上生长有P型外延层，在所述P型外延层中形成有用于定义像素单元有源区的隔离沟槽；在所述像素有源区的选定区域上，对所述P型外延层进行第一次N型离子注入工艺，以形成光电二极管的第一N型掺杂区；在所述半导体衬底上形成所述图形化的掩模层；以所述图形化的掩模层为掩模，对所述P型外延层进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第一部分，所述P型插入掺杂区的第一部分位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分的最深处与所述第一N型掺杂区的最深处在同一位置；以所述图形化的掩模层为掩模，对所述P型外延层进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第二部分，所述P型插入掺杂区的第二部位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分位于所述P型插入掺杂区的第二部分底部，形成光电二极管的P型插入掺杂区；以及去除所述图形化的掩模层。

可选的，所述掩模层包括光刻胶层，所述光刻胶层的厚度为图形化的所述光刻胶层的掩模图形的开口尺寸为0.2～0.6μm，所述掩模图形在横向位置上位于所述第一N型掺杂区中间位置。