[发明专利]半导体存储装置及存储器系统

说明书

本发明的实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。一实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作是对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。

[相关申请案]

本申请案享有以日本专利申请案2018-10660号(申请日：2018年1月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及半导体存储装置及存储器系统。

背景技术

众所周知的是如下存储器系统，其具备作为半导体存储装置的NAND型闪速存储器、及控制该NAND型闪速存储器的控制器。

发明内容

实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。

实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变(toggle)信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。

附图说明

图1是用以对第1实施方式的存储器系统的电源系统的构成进行说明的方框图。

图2是用以对第1实施方式的存储器系统的信号系统的构成进行说明的方框图。

图3是用以对第1实施方式的半导体存储装置的构成进行说明的方框图。

图4是用以对第1实施方式的半导体存储装置的输入输出电路及逻辑控制电路的构成进行说明的方框图。

图5是用以对第1实施方式的半导体存储装置的修正电路的构成进行说明的电路图。

图6是用以对第1实施方式的半导体存储装置的输出电路的构成进行说明的电路图。

图7是用以对第1实施方式的半导体存储装置的检测电路的构成进行说明的电路图。

图8是用以对第1实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。

图9是用以对第1实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。

图10是用以对第1实施方式的存储器系统的独立于其他芯片读出动作的占空比校正动作进行说明的流程图。

图11是用以对第1实施方式的存储器系统的独立于其他芯片读出动作的占空比校正动作进行说明的指令序列。

图12是用以对第1实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。

图13是用以对第1实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。

图14是用以对第1实施方式的存储器系统的修正动作进行说明的时序图。

图15是用以对第1实施方式的存储器系统的修正动作进行说明的时序图。

图16是用以对第1实施方式的存储器系统的检测动作进行说明的时序图。

图17是用以对第1实施方式的存储器系统的检测动作进行说明的时序图。

图18是用以对第2实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。