[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，第一区域和第二区域的半导体衬底上分别形成有第一鳍片和第二鳍片，第一鳍片和第二鳍片包括交替堆叠的Si层和SiGe层；形成横跨第一鳍片的第一伪栅极以及横跨第二鳍片的第二伪栅极；在第一伪栅极两侧形成第一沟槽，在第二伪栅极两侧形成第二沟槽；去除第一沟槽的侧壁所暴露的部分SiGe层，以形成第一凹槽，去除第二沟槽的侧壁所暴露的部分SiGe层，以形成第二凹槽；形成填充第一凹槽的第一侧壁；在第一沟槽中形成第一应力层。本发明提供的半导体器件及其制造方法，能够减小栅极与应力层之间的寄生电容，并提高半导体器件的性能。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

然而，随着半导体器件密度不断提高、尺寸不断缩小，现有的鳍式场效应晶体管制造工艺无法满足不断缩小的工艺节点的需求。全包围栅场效应晶体管作为一种新的器件结构，能够达到7/5nm工艺节点。然而，全包围栅(GAA)场效应晶体管的外延层与金属栅极之间的寄生电容较大，从而对半导体器件的性能造成了不利影响。

因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和所述第二区域的所述半导体衬底上分别形成有第一鳍片和第二鳍片，所述第一鳍片和所述第二鳍片包括交替堆叠的Si层和SiGe层；

形成横跨所述第一鳍片的第一伪栅极以及横跨所述第二鳍片的第二伪栅极；

在所述第一伪栅极两侧的所述第一鳍片中形成第一沟槽，以及在所述第二伪栅极两侧的所述第二鳍片中形成第二沟槽；

去除所述第一沟槽的侧壁所暴露的部分SiGe层，以形成第一凹槽，以及去除所述第二沟槽的侧壁所暴露的部分SiGe层，以形成第二凹槽；

形成填充所述第一凹槽的第一侧壁；

在所述第一沟槽中形成第一应力层。

示例性地，形成所述第一侧壁的方法包括：

形成覆盖所述第一沟槽、所述第一伪栅极、所述第二沟槽以及所述第二伪栅极的侧壁材料层；

形成覆盖所述第二区域的掩膜层；

去除所述第一区域中所述侧壁材料层位于所述第一凹槽以外的部分，以形成第一侧壁。

示例性地，在形成所述第一应力层的步骤之后，还包括：

形成覆盖所述第一区域的盖帽层；