[发明专利]半导体装置有效

申请号：	201810437042.X	申请日：	2018-05-09
公开（公告）号：	CN108962886B	公开（公告）日：	2023-01-13
发明（设计）人：	田中英俊	申请（专利权）人：	株式会社索思未来
主分类号：	H01L27/02	分类号：	H01L27/02
代理公司：	北京集佳知识产权代理有限公司 11227	代理人：	舒艳君;李洋
地址：	日本神***	国省代码：	暂无信息
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摘要：
搜索关键词：	半导体装置
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【说明书】：

本发明提供提高了ESD保护电路的保护能力的半导体装置，其具有：基板；第一晶体管，形成于上述基板且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。

技术领域

本发明涉及半导体装置。

背景技术

公知有在半导体装置中，在电源端子(VDD)与接地端子(VSS)之间设置静电放电(ESD；Electro Static Discharge)的保护电路。

例如，能够举出在电源端子与接地端子之间设置串联连接的2个N沟道MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属-氧化物半导体场效应晶体管)，作为ESD保护电路的半导体装置。在该半导体装置中，2个N沟道MOSFET被P型的杂质区域(保护环)包围(例如，参照专利文献1～4)。

专利文献1：日本特开2009-147040号公报

专利文献2：日本特表2007-511898号公报

专利文献3：日本特开2003-179206号公报

专利文献4：美国专利公开2016/0163691号

然而，在上述的半导体装置中，未对提高ESD保护电路的保护能力的详细结构进行研究。

发明内容

本发明是鉴于上述的点而完成的，其目的在于提供提高ESD保护电路的保护能力的半导体装置。

本半导体装置具有：基板；第一晶体管，形成于上述基板，且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板，且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。

根据公开的技术，能够提供提高了ESD保护电路的保护能力的半导体装置。

附图说明

图1是第一实施方式的半导体装置的电路图。

图2是例示出第一实施方式的半导体装置的构成的俯视图(其1)。

图3是例示出第一实施方式的半导体装置的构成的俯视图(其2)。

图4是表示在第一实施方式的半导体装置中从基板到金属布线层M1的俯视图。

图5是表示在第一实施方式的半导体装置中从金属布线层M1到金属布线层M3的俯视图。

图6是沿着图4以及图5的A-A线的剖视图。

图7是沿着图4以及图5的B-B线的剖视图。

图8是沿着图4以及图5的C-C线的剖视图。

图9是沿着图4以及图5的D-D线的剖视图。

图10是表示在第一实施方式的变形例1的半导体装置中从基板到金属布线层M1的俯视图。