[发明专利]形成半导体结构的方法

说明书

本发明公开一种形成半导体结构的方法，其包含以下步骤。首先，在基底上形成目标层，并在目标层上形成数个轴心体。接着，在目标层上形成材料层，覆盖轴心体。然后，进行蚀刻制作工艺，部分移除各轴心体与覆盖在各轴心体上的材料层，以形成数个掩模。最后，通过掩模，图案化目标层，以形成数个图案。其中，各掩模包含来自于各轴心体的未蚀刻部以及来自于覆盖在各轴心体上的材料层的侧壁部，使得各图案的尺寸大于各轴心体的尺寸。

技术领域

本发明涉及一种形成半导体结构的方法，且特别是涉及一种利用间隙壁自对准双图案法(spacer self-aligned double patterning,SADP)转移图案以形成半导体结构的方法。

背景技术

在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，是在目标材料层之上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。

随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺及其布局即为本领域现今的重要课题之一。

发明内容

本发明的一目的在于提供一种形成半导体结构的方法，其是利用多重图案化制作工艺，例如是侧壁图案转移(sidewall image transfer,SIT)技术，形成交替设置的间隙壁与轴心体，再利用间隙壁与轴心体共同构成的掩模进行图案化制作工艺。由此，可在简化制作工艺的前提下，形成结构优化且尺寸较大的半导体结构。

为达上述目的，本发明的一实施例提供一种半导体结构的形成方法，其包含以下步骤。首先，在一基底上形成一目标层，并在该目标层上形成多个轴心体。接着，在该目标层上形成一材料层，覆盖该些轴心体。然后，进行一蚀刻制作工艺，部分移除各该轴心体与覆盖在各该轴心体上的该材料层，以形成多个掩模。其中，各该掩模包含来自于各该轴心体的一未蚀刻部以及来自于覆盖在各该轴心体上的该材料层的一侧壁部。最后，通过该些掩模，图案化该目标层，以形成多个图案。

为达上述目的，本发明的另一实施例提供一种半导体结构的形成方法，其包含以下步骤。首先，在一基底上形成一目标层，并在该目标层上形成多个轴心体。接着，在该目标层上形成一材料层，覆盖该些轴心体。然后，进行一蚀刻制作工艺，部分移除各该轴心体与覆盖在各该轴心体上的该材料层，以形成多个掩模。最后，通过该些掩模，图案化该目标层，以形成多个图案，其中各该图案的尺寸大于各该轴心体的尺寸。

整体来说，本发明是一种利用侧壁图案转移技术来形成目标图案或目标结构的方法。相较于一般侧壁图案转移技术在完全移除轴心体后，仅利用该些轴心体两侧的间隙壁来定义各该目标图案或目标结构，本发明的方法是利用部分移除后的轴心体与间隙壁所共同组成的掩模来定义各该目标图案或目标结构，使得该些目标图案或目标结构可在维持其微小间距(例如是约为75纳米至85纳米左右)的前提下，尽可能地缩小该些目标图案或目标结构的间隔，而达到扩增的尺寸。因此，本发明的方法可实际应用于一半导体存储装置中，例如是动态随机处理存储器装置的制作工艺，配合产品需求而形成布局相对密集、尺寸均匀且扩增的图案或结构，使该动态随机处理存储器装置可具有优化的结构，进而提其装置效能。

附图说明

图1至图4为本发明第一实施例中形成半导体结构的方法的步骤示意图；其中：

图1为形成轴心体后的一半导体结构的剖面示意图；