[发明专利]半导体器件及其形成方法

说明书

本申请涉及半导体器件及其形成方法，公开了一种用于减少线的摆动的方法，该方法包括在衬底上方形成硅图案化层并且在硅图案化层上方沉积掩模层。掩模层被图案化以在其中形成一个或多个开口。掩模层被薄化并且一个或多个开口被加宽，以提供较小的高宽比。然后掩模层的图案被用来图案化硅图案化层。硅图案化层进而被用来图案化将在其中形成金属线的目标层。

技术领域

本发明的实施例涉及半导体器件及其形成方法，尤其涉及线摆动(wiggling)的减少。

背景技术

为了在晶片上形成集成电路，因而使用光刻处理。典型的光刻处理涉及施加光致抗蚀剂以及在光致抗蚀剂上设定图案。经图案化的光致抗蚀剂中的图案被设定在光刻掩模中，并且由光刻掩模中的透明部分或不透明部分来设定。然后通过蚀刻步骤将经图案化的光致抗蚀剂中的图案转移到下方的特征，其中，经图案化的光致抗蚀剂被用作蚀刻掩模。在蚀刻步骤之后，去除经图案化的光致抗蚀剂。

随着集成电路的尺寸不断缩小，在光图案化技术中使用的层的高纵横比(aspectratio)堆叠可能导致在图案转移到非晶硅衬底期间产生不良的摆动阻力。线摆动会进而导致图案缺陷。图案缺陷和线摆动可能会导致金属图案线断裂并导致图案不合格。

发明内容

在一个方面，本申请提供了一种用于形成半导体器件的方法，包括：在衬底上形成图案层；在图案层上沉积第一掩模层；图案化第一掩模层以在其中形成一个或多个开口；薄化第一掩模层；加宽第一掩模层的一个或多个开口；以及将第一掩模层的图案转移到图案层。

在第二方面，本申请提供了一种用于形成半导体器件的方法，包括：在衬底上形成介电层，其中，衬底包含一个或多个有源器件；在介电层上形成掩模层；在掩模层上形成三层结构，三层结构包括第一材料构成的顶层、第二材料构成的中间层、以及第三材料构成的底层；图案化顶层以形成第一组开口；将顶层的图案转移到中间层以形成第二组开口；将中间层的图案转移到底层以形成第三组开口；在第一维度上增大第三组开口，同时在第二维度上减小第三组开口；以及通过第三组开口蚀刻掩模层。

在第三方面，本申请提供了一种半导体器件，包括：衬底，在衬底中形成有一个或多个有源器件；触点，耦合到一个或多个有源器件中的第一有源器件；以及触点上的互连件，互连件包括耦合到触点的金属线，金属线具有与触点重叠的第一部分，其中，金属线的第一部分摆动，其中，金属线的第一部分的平均中线与金属线的第一部分的侧壁的最远点之间的垂直距离是第一距离，其中，金属线的第一部分的平均中线与金属线的第一部分的侧壁的最近点之间的垂直距离是第二距离，其中，第一距离与第二距离之间的差值大于零且小于并且其中，金属线的第一部分与最接近的相邻金属线之间的间距在30nm与50nm之间。

附图说明

结合附图阅读下面的详细说明会最佳地理解本公开的各个方面。应当注意，根据产业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚性，各个特征的尺寸可能被任意增大或减小。

图1至图10示出了根据一些实施例的形成减小了摆动的金属线的方法的中间步骤。

图11示出了根据一些实施例的形成减小了摆动的金属线的双图案化方法的中间步骤。

图12-图13示出了根据一些实施例的形成减少了摆动的金属线的自对准双图案化方法的中间步骤。

图14示出根据一些实施例的一系列根据图案形成的减少了摆动的金属线的俯视图。

图15-图16示出了根据一些实施例的用于在半导体衬底中形成半导体条的方法的中间步骤。

具体实施方式