[发明专利]由解理面决定器件区域边界的半导体基板

说明书

为了降低异质外延的片中位错密度，本发明提出一种由解理面决定器件区域边界的半导体基板及其制造方法。该半导体基板的器件区域含有一锯齿形边界，该锯齿形的每条边线与半导体基板的一个解理面平行，且半导体基板的每个解理面与该锯齿形的至少一边线平行。

技术领域

本发明涉及集成电路领域，更确切地说，涉及异质外延生长晶圆，尤其涉及在衬底材料与外延材料晶格常数失配和/或热膨胀系数失配时，降低异质外延生长的半导体基板中位错（dislocation）密度的方法。

背景技术

氮化镓（GaN）晶体管在发光二极管（LED）、电力电子（power electronics）、射频电子（rf electronics）等领域有广泛应用。由于氮化镓衬底价格昂贵，工业界一直希望在硅衬底上通过异质外延生长氮化镓薄膜来降低氮化镓的产生成本。在本说明书中，由于氮化镓器件（如氮化镓二极管或氮化镓晶体管）将形成在该层异质生长的氮化镓薄膜中，因此该层氮化镓薄膜被称为氮化镓基板。

硅衬底氮化镓基板的位错（dislocation）密度很大。这是因为氮化镓与硅的晶格常数和热膨胀系数严重失配：氮化镓的晶格常数为3.189，硅为5.43，两者失配度为-16.9%；氮化镓的热膨胀系数为5.59x10^-6/K，硅为3.59 x10^-6/K，两者失配度为36%。在硅衬底上高温形成氮化镓薄膜后，在晶圆冷却时会产生严重的拉伸应力，从而造成氮化镓薄膜中出现裂痕，该裂痕问题随之氮化镓基板的面积增大（或厚度增大）而变得更加严重。

为了解决硅和氮化镓晶格失配和热失配的问题，图形化衬底（patternedsubstrate）提供了一种新的思路。在异质外延生长之前，首先在硅衬底上形成网状图形。由于网状图形将影响异质外延氮化镓薄膜的生长，因此在网状图形附近的氮化镓薄膜中会形成潜在的位错点。在晶圆冷却过程中，这些潜在的位错点在受到拉伸应力时最有可能产生位错，从而避免在网状图形内部随机形成位错。采用图形化衬底后，位错大多分布在网状图形附近，网状图形内部几乎没有裂痕。因此，网状图形内部适合形成氮化镓器件。相应地，位于网状图形内部的氮化镓基板被称为器件区域，包围器件区域的网状图形为其边界区域。在边界区域中，网状图形可以采用凹陷结构（concave）或凸起结构（convex），它们合称为边界结构。

网状图形的设计对降低位错密度有很大影响。美国专利US 7,915,747（发明人：Matsushita；授权日：2011年3月29日）提出沿氮化镓一个解理面（cleavage plane）设计的网状图形（即边界区域）。这在图1和图2中详细披露。如图1所示，氮化镓薄膜有三个解理面：w、x和y。其中，解理面(-1010)和(10-10)与解理面w平行；解理面(-1100)和(1-100)与解理面x平行；解理面(0-110)和(01-10)与解理面y平行。如图2所示，在硅衬底1上通过异质外延生长氮化镓基板2。在异质外延生长之前，在硅衬底1上形成网状图形（即边界区域）3。在该专利中，边界区域3为条状图形，其每个线条均与解理面w平行。该专利认为氮化镓基板2的解理面w与硅衬底1的晶圆取向面（wafer flat ）2a平行。由于边界区域3的存在，沿解理面w方向的位错将形成在边界区域3附近。但是，该专利仍无法控制沿解理面x方向的位错5a、5b以及沿解理面y方向的位错5c，这些位错5a、5b、5c仍可随机形成。这将对在氮化镓基板2上形成的器件质量产生负面影响。

发明内容

本发明的主要目的是提供一种降低异质外延片中位错密度的方法。

本发明的另一目的是提供一种在不增加生产成本的前提下，降低异质外延片中位错密度的方法。