[实用新型]包含连接条的装置

说明书

本申请要求于2017年1月23日提交的法国专利申请第1750540号的优先权，其公开内容通过整体引用而并入法律允许的最大范围。

技术领域

本申请涉及集成电路领域，更具体地，涉及包含连接条的装置，例如，生产在集成电路的元件之间(例如在形成于薄绝缘体上硅(SOI)层中的多个晶体管的源极之间)形成电连接的连接条。

背景技术

SOI晶体管是体硅晶体管的替代品。SOI晶体管形成在通过一层绝缘体(通常是二氧化硅)与硅晶片分离的薄硅层中和上。

已经观察到，在许多情况下，其中连接条连接电路的多个元件的SOI集成电路包含缺陷。

实用新型内容

因此，一个实施例提供了一种包含连接条的装置，包括：集成电路，包含待互连的分开的第一电路区；和连接条，由以下部分组成：主部，由在分开的第一电路区上方延伸的导电条带形成，除了在待互连的分开的第一电路区处，导电条带通过电介质与集成电路分开；和次部，由通过电介质的第一导电焊盘形成，每个第一导电焊盘从一个第一电路区垂直延伸至导电条带。

在某些实施例中，待互连的分开的第一电路区是集成电路的晶体管的源极区或漏极区。

在某些实施例中，集成电路还包括分开的第二电路区，并且还包括用于连接至分开的第二电路区的第二导电焊盘，其中第一导电焊盘的高度小于第二导电焊盘的高度。

在某些实施例中，导电条带的顶部与第二导电焊盘的顶部共面。

在某些实施例中，导电条带和第一导电焊盘由钨制成。

附图说明

在以下对特定实施例的非限制性描述中详细描述了这些特征和优点以及其它特征，这些描述参考附图给出，其中：

图1是通过其源极连接的三个SOI晶体管的局部示意透视图；

图2A和图2B是示出形成三个晶体管公共连接的步骤的截面图；

图3是连接条的一个实施例的部分示意性透视图；

图4A至图4C是示出用于制造连接条的工艺的一个实施例的步骤的横截面图；和

图5是示出用于制造连接条的工艺的另一实施例的步骤的横截面图。

具体实施方式

相同的元件在各图中被相同的参考标号引用，另外，并未按比例绘制各种示图。为了清楚起见，仅示出了对所描述的实施例的理解有用的那些元件，并且是详细示出。

在下文的描述中，当提到诸如术语“前”、“上方”、“上”等的位置描述或诸如术语“垂直”等的定向描述时，所做的参考基于在图中讨论的元件的方位。

图1是形成在薄绝缘体上硅(SOI)层中和上的三个晶体管10的局部示意透视图。每个晶体管形成在限定在薄硅层中的有源区中和上。每个晶体管包括栅极12、漏极区14和源极区16。每个有源区位于通常由二氧化硅制成的称为BOX(用于掩埋氧化物)的绝缘体层18上。层18本身形成在硅晶片20上。

在这里考虑的具体情况下，在每个晶体管和其相邻晶体管之间的硅晶片20中形成绝缘体填充的沟槽22。

导电焊盘(触点)24允许对晶体管10的漏极区14进行电连接。栅极连接未示出，但是也可以使用导电焊盘(触点)进行类似的制作。

为了将三个晶体管的源极区彼此电连接，一个解决方案在于形成连接条。图1示出了与三个源极区的物理和电接触中形成的垂直导电条带25，其被电连接并构成连接条。

图2A和图2B是示出用于制造图1中示意性示出的连接条25的工艺的步骤的横截面图。这些视图是与晶体管10的源极区正交的平面A-A。

图2A是在其源极区尚未电连接的三个SOI晶体管10的横截面图。在晶片20中，已经形成绝缘体填充的沟槽22(例如彼此相等的距离)，将晶片20的未蚀刻部分26留在有源区16下方(应注意，在图1的一方面以及图2A和图2B的另一方面未被按照相同比例绘制)。包括部分26的晶片20被绝缘体22覆盖。绝缘体22被蚀刻停止材料的薄层27覆盖，例如氮化硅。层27的厚度例如包括在30和50nm之间，并且例如是40nm。层27被绝缘体的另一层28覆盖，例如氧化硅。层28覆盖晶体管的所有结构，特别是栅极。层28的上表面已被平坦化。层28例如具有约150nm的厚度。

图2B是在参考图2A描述其结果之后的步骤之后的图1的三个SOI晶体管的横截面图。该步骤的目的是为源极区16移除覆盖，以便可以将它们与导电条带25电连接。