[实用新型]在象限边界具有改进的线性度的相位插值器

说明书

技术领域

本申请中描述的实施例涉及集成电路器件(“IC”)。更具体地，本申请中描述的实施例涉及具有改进的线性度的相位插值器。

背景技术

可编程逻辑器件(“PLD”)是一类能够被编程用于执行规定逻辑功能的集成电路。现场可编程门阵列(“FPGA”)是一类PLD，其典型地包括可编程片(tile)的阵列。这些可编程片可以包括，例如，输入/输出模块(“IOB”)、可配置逻辑模块(“CLB”)、专用的随机存取存储器模块(“BRAM”)、乘法器、数字信号处理模块(“DSP”)、处理器、时钟管理器、延迟锁定回路(“DLL”)等等。在此使用的“包括”指的是包括但不限于。

每个可编程片均典型地包括可编程互连和可编程逻辑。可编程互连典型地包括大量不同长度的互连线路，互连线路通过可编程互连点(“PIP”)互连。可编程逻辑通过使用可编程元件执行用户设计的逻辑，其中可编程元件包括，例如，函数发生器、寄存器、算术逻辑等等。

通过将配置数据流加载到对如何配置可编程元件进行定义的内部配置存储单元中，能够对可编程互连和可编程逻辑进行编程。可以从存储器(例如，从外部PROM)中读取配置数据，或者可以通过外部器件将配置数据写入FPGA。若干单个存储单元的整体状态则确定了FPGA的功能。

另一类型的PLD是复杂可编程逻辑器件，或者称作CPLD。CPLD包括两个或多个相互连接的“功能模块”，并且这些“功能模块”通过互连交换矩阵被连接至输入/输出(“I/O”)资源。CPLD的每个功能模块均包括两级的“与/或”结构，该结构与可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)器件中使用的结构类似。

在CPLD中，配置数据在芯片上被存储在非易失性存储器中。在一些CPLD中，配置数据在芯片上被存储在非易失性存储器中，随后被下载至易失性存储器中，以作为初始配置(编程)序列的一部分。

对于所有这些可编程逻辑器件(“PLD”)，器件的功能性由数据比特控制，其中数据比特以该目的被提供至该器件。数据比特可以被存储在易失性存储器(例如，如在FPGA和一些CPLD中的静态存储单元)、非易失性存储器(例如，如一些CPLD中的FLASH存储器)或者任何其它类型的存储单元中。

可以通过使用处理层(例如，金属层)来对其它PLD进行编程，其中处理层将器件上的各种元件可编程地互连。这些PLD被称作掩码可编程器件。也可以以其它方法(例如，使用熔丝或反熔丝技术)来实现PLD。术语“PLD”或者“可编程逻辑器件”包括但不限于这些示例性的器件，还包括只被部分编程的器件。例如，一种类型的PLD包括硬编码晶体管逻辑和被可编程地互连至硬编码晶体管逻辑的可编程交换结构的组合。

PLD可以被用于实施相位插值器，相位插值器可以被用于对采样时钟信号进行调整。一般而言，相位插值器通过改变采样时钟信号的相位进行工作，从而使得采样时钟信号与接收/目标时钟信号相匹配。这使得能够以正确的时间和/或速率对接收数据进行采样。在一些实现方式中，相位插值器可以操作电流模式逻辑(“CML”)，电流模式逻辑可以使用差分信号在两个相位角之间(例如，在0和90度之间)对采样时钟进行插值。

在电流模式逻辑(“CML”)中，当从某一相位区间切换到另一相位区间时，不同元件(例如晶体管)之间的器件失配(mismatch)会在象限边界处产生较差的统计上的差分非线性(“DNL”)。相应地，对于这些类型的实现方式，改善在象限边界处的统计上的DNL是可取且有用的。

实用新型内容

一个或多个实施例大致涉及在相位边界处具有改进的统计上的DNL的相位插值器。一个实施例涉及相位插值器，所述相位插值器具有数模转换器(DAC)，DAC生成被输入至传输门(例如，多路复用器)的电压偏置信号。多路复用器包括一个或多个开关，这些开关向一个或多个电流源输出控制电流的电压。DAC还可以生成泄放电流并将其提供给一个或多个电流源，而旁路所述传输门。泄放电流可以使未激活的电流源中的晶体管保持在低电流但非零电流的状态。

一种相位插值器，包括：数模转换器，其用于生成与相位信号相关联的偏置信号；多路复用器，其具有输入接口和输出接口，其中所述数模转换器被耦接至所述多路复用器的输入接口；第一电流源；以及第二电流源；其中，所述数模转换器被配置成向所述第一电流源和所述第二电流源提供泄放电流信号，而旁路所述多路复用器。

可选地，所述第一电流源和所述第二电流源被耦接至所述多路复用器的输出接口，以接收控制电流源电压。