[发明专利]高Q值且耐干扰的片上集成电感及其衬底隔离结构和芯片有效
| 申请号： | 201711464364.5 | 申请日： | 2017-12-28 |
| 公开（公告）号： | CN108198800B | 公开（公告）日： | 2020-06-05 |
| 发明（设计）人： | 黄志敏 | 申请（专利权）人： | 建荣半导体（深圳）有限公司 |
| 主分类号： | H01L23/522 | 分类号： | H01L23/522;H01L23/64;H01L27/02 |
| 代理公司： | 深圳市华腾知识产权代理有限公司 44370 | 代理人： | 彭年才 |
| 地址： | 518000 广东省深圳市宝安区新安*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 干扰 集成 电感 及其 衬底 隔离 结构 芯片 | ||
1.一种高Q值且耐干扰的片上集成电感的衬底隔离结构，其特征在于，包括：
设置在中间区域的电感衬底底盘(1)，以及依次设置在所述电感衬底底盘(1)外的深阱环(2)和P型衬底环(3)；
所述电感衬底底盘(1)包括：有源区(100)、多晶硅(101)、N型注入(102)、P型注入(103)、阻挡层(104)、接触孔(105)和金属层(106)；
所述深阱环(2)包括：有源区(200)、N阱(201)、深阱(202)、N型注入(203)、接触孔(204)和金属层(205)；
所述P型衬底环(3)包括：有源区(300)、P型注入(301)、接触孔(302)和金属层(304)；
所述深阱环(2)与所述P型衬底环(3)保持一定的间距，形成反偏的二极管DNP结构；
所述深阱环(2)为上端开口的不封闭环；所述P型衬底环(3)为封闭的环；
所述深阱环(2)设置在内且接高电位；所述P型衬底环(3)设置在外且接零电位。
2.如权利要求1所述的衬底隔离结构，其特征在于，所述电感衬底底盘(1)的形状为方形。
3.如权利要求1所述的衬底隔离结构，其特征在于，所述有源区(100)包括：P型有源区(1001)和N型有源区(1002)；P型有源区(1001)与N型有源区(1002)成叉子状排布。
4.如权利要求1或2所述的衬底隔离结构，其特征在于，所述金属层(106)设置在成叉子状排布的P型有源区(1001)与N型有源区(1002)的四周；且所述金属层将其连接到零电位上；所述金属层(106)为上端开口的环。
5.如权利要求3所述的衬底隔离结构，其特征在于，所述P型有源区(1001)位于底盘的四条边和四个对角线上，所述多晶硅(101)与N型有源区(1002)成叉子排布，且纵横垂直分布在被对角线上P型有源区(1001)等分的四个直角三角形区域内；所述N型有源区(1002)与所述P型有源区(1001)均不接触。
6.一种片上集成电感，包括电感线圈，以及设置在所述电感线圈下方的衬底隔离结构，其特征在于，所述衬底隔离结构为权利要求1-5任一项所述的衬底隔离结构。
7.一种射频集成芯片，其特征在于，包括如权利要求6所述的片上集成电感。
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