[发明专利]单片三维(3D)集成电路及其制造方法

说明书

本发明的实施例提供了一种用于制造具有无结半导体器件(JSD)的单片三维(3D)集成电路(IC)的方法及其所形成的集成电路。在半导体衬底上方形成第一层间介电(ILD)层，同时也在第一ILD层中形成交替堆叠的第一通孔和第一互连线。将第一掺杂型层和第二掺杂型层转移至第一ILD层的顶面。第一和第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料。图案化第一和第二掺杂型层以形成第一掺杂型线和位于第一掺杂型线上面的第二掺杂型线。形成跨越第一和第二掺杂型线的栅电极。栅电极以及第一和第二掺杂型线至少部分地限定JSD。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及单片三维(3D)集成电路及其制造方法。

背景技术

半导体制造工业不断寻求改进集成电路(IC)的处理能力和功耗。传统上，其已经通过缩小最小特征尺寸实现。然而，近年来，工艺限制使得难以继续缩小最小特征尺寸。因此，将多个器件层堆叠成三维(3D)IC已经成为继续改进IC的处理能力和功耗的潜在方法。一种类型的3D IC是多个器件层直接形成在单个半导体衬底(例如，晶圆)上的单片3D IC。

发明内容

根据本发明的一个方面，提供了一种用于制造集成电路(IC)的方法，所述方法包括：在半导体衬底上方形成第一层间介电(ILD)层，同时也在所述第一层间介电层中形成交替堆叠的第一通孔和第一互连线；将第一掺杂型层和第二掺杂型层转移至所述第一层间介电层的顶面，其中，所述第一掺杂型层和所述第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料；图案化所述第一掺杂型层和所述第二掺杂型层以形成第一掺杂型线和位于所述第一掺杂型线上面的第二掺杂型线；以及形成跨越所述第一掺杂型线和所述第二掺杂型线的栅电极，其中，所述栅电极以及所述第一掺杂型线和所述第二掺杂型线至少部分地限定无结半导体器件(JSD)。

根据本发明的另一个方面，提供了一种集成电路(IC)，包括：半导体衬底；第一层间介电(ILD)层，覆盖所述半导体衬底；第一通孔和第一互连线，交替堆叠在所述第一层间介电层内；以及半导体器件，位于所述第一层间介电层的顶面上，其中，所述半导体器件包括第一掺杂型线、位于所述第一掺杂型线上面的第二掺杂型线，以及跨越所述第一掺杂型线和所述第二掺杂型线的栅电极，其中，所述第一掺杂型线和所述第二掺杂型线是具有相反掺杂类型的半导体材料，并且所述第一掺杂型线和所述第二掺杂型线没有半导体结和没有掺杂浓度渐变。

根据本发明的又一方面，提供了一种用于制造集成电路(IC)的方法，所述方法包括：在半导体衬底上形成第一层间介电(ILD)层，同时也在所述第一层间介电层中形成交替堆叠的第一通孔和第一互连线；在远离所述半导体衬底的远程衬底上形成第一掺杂型层和第二掺杂型层，其中，所述第一掺杂型层和所述第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料；通过所述第一掺杂型层和所述第二掺杂型层将所述远程衬底接合至所述第一层间介电层的顶面；从所述第一层间介电层处去除所述远程衬底，同时将所述第一掺杂型层和所述第二掺杂型层保留在所述第一层间介电层上；图案化所述第一掺杂型层和所述第二掺杂型层以形成第一掺杂型线和覆盖所述第一掺杂型线的第二掺杂型线；形成跨越所述第一掺杂型线和所述第二掺杂型线的栅电极以限定半导体器件；以及在所述半导体器件上方形成第二通孔和第二互连线，其中，所述第二掺杂型线在形成所述第二通孔和所述第二互连线时没有半导体结和没有掺杂浓度渐变。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1示出了具有无结半导体器件(JSD)的单片三维(3D)集成电路(IC)的一些实施例的截面图。

图2示出了图1的单片3D IC的一些更详细的实施例的截面图。

图3A和图3B示出了图2中的第一掺杂型JSD的一些实施例的各个视图。