[发明专利]基于纳米线的集成电路器件的间隔件及其制造方法

说明书

本发明实施例公开了基于纳米线的集成电路器件及其制造方法。示例性方法包括在衬底上方形成异质结构。形成横越异质结构的栅极结构，从而使得栅极结构将异质结构的源极区域和漏极区域分隔开，并且限定了源极区域和漏极区域之间的沟道区域。对异质结构实施源极/漏极纳米线释放工艺，以将纳米线释放在源极区域和漏极区域中。然后，在源极区域和漏极区域中形成纳米线间隔件。纳米线设置在纳米线间隔件之间。在栅极替换工艺期间，对异质结构实施沟道纳米线释放工艺，以将纳米线释放在沟道区域中。在栅极替换工艺之前，在源极区域和漏极区域中的纳米线和纳米线间隔件上方形成外延源极/漏极部件。

技术领域

本发明实施例涉及基于纳米线的集成电路器件的间隔件及其制造方法。

背景技术

电子工业经历了对更小且更快的电子器件的持续增加的需求，它们能够同时支持更多数量的越来越复杂和尖端的功能。为了满足这些需求，集成电路(IC)工业的持续趋势是制造低成本、高性能和低功率的IC。到目前为止，这些目标已经在很大程度上通过减小IC尺寸(例如，最小IC部件尺寸)实现，从而提高生产效率和降低相关成本。然而，这种按比例缩小也增加了IC制造工艺的复杂性。因此，实现IC器件和其性能的持续发展需要IC制造工艺和技术中的类似进步。

最近，已经引入多栅极器件来提高栅极控制。已经观察到多栅极器件增加了栅极沟道耦合、减小了断态电流和/或降低了短沟道效应(SCE)。一个这种多栅极器件是全环栅(GAA)器件，其包括可以部分地或完全地在沟道区域周围延伸的栅极结构，以提供从两侧或多侧进入沟道区域的入口。GAA器件能够使IC技术积极地按比例缩小，保持栅极控制和缓解SCE，同时与传统IC制造工艺无缝集成。GAA器件通常包括基于纳米线的结构，其中，使用两步释放工艺(源极/漏极纳米线释放工艺和沟道纳米线释放工艺)制造纳米线。在沟道纳米线释放工艺期间出现了挑战，其降低了器件性能并增加了处理复杂性。因此，虽然现有的GAA器件及其制造方法通常对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

发明内容

根据本发明的一些实施例，提供了一种形成集成电路器件的方法，包括：在衬底上方形成异质结构；形成横越所述异质结构的部分的栅极结构，从而使得所述栅极结构将所述异质结构的源极区域和漏极区域分隔开，沟道区域限定在所述源极区域和所述漏极区域之间；对所述异质结构实施源极/漏极纳米线释放工艺，从而将纳米线释放在所述源极区域和所述漏极区域中；在所述源极区域和所述漏极区域中形成纳米线间隔件，从而使得所述纳米线设置在所述纳米线间隔件之间；以及在栅极替换工艺期间，对所述异质结构实施沟道纳米线释放工艺，从而将所述纳米线释放在所述沟道区域中。

根据本发明的另一些实施例，还提供了一种形成集成电路器件的方法，包括：在衬底上方形成半导体层堆叠件，其中，所述半导体层堆叠件包括第一半导体材料的至少一个第一半导体层以及第二半导体材料的至少一个第二半导体层，所述第二半导体材料与所述第一半导体材料不同；在所述半导体层堆叠件的沟道区域上方形成栅极结构，其中，所述栅极结构包括伪栅极堆叠件；从所述半导体层堆叠件的源极区域和漏极区域选择性地去除所述至少一个第一半导体层；在所述源极区域和所述漏极区域中形成纳米线间隔件，从而使得所述至少一个第二半导体层设置在所述纳米线间隔件之间；在所述源极区域和所述漏极区域中的所述至少一个第二半导体层和所述纳米线间隔件上方形成外延源极/漏极部件；去除所述伪栅极堆叠件以在所述栅极结构中形成开口，所述开口暴露所述沟道区域中的所述半导体层堆叠件；从所述半导体层堆叠件的所述沟道区域选择性地去除所述至少一个第一半导体层；以及在所述栅极结构的所述开口中形成金属栅极堆叠件。