[发明专利]半导体装置

说明书

本发明公开了一种半导体装置，包括高侧区域与低侧区域，其中的高侧区域包括多个半导体元件，且这些半导体元件中至少有两个不同操作电压的元件。在所述高侧区域中，还有至少一隔离结构位于所述不同操作电压的元件之间，以防止元件之间的短路。

技术领域

本发明是有关于一种半导体装置的技术，且特别是有关于一种适用于半桥驱动电路(Half Bridge Gate Driver)的半导体装置。

背景技术

在一般半桥驱动电路会区分高侧(High Side)和低侧(Low Side)两个区域，而这两个区域的操作电压可能会相差到100V～600V以上，甚至到1200V。而目前的技术是在高压积体电路(High Voltage Integrated Circuit,HVIC)制作工艺中利用“埋层(又称NBL)”技术，以便对这两个区域进行电压隔离。

而信号是从低侧区域通过位准移位单元(level shift)电路传递至高侧区域，所以一般采用HVIC制作工艺所制作的半桥驱动IC，通常在高侧区域仅以高压元件完成。在高侧区域仅提供高压元件表示在高侧端只允许单一高电压操作。但是，由于高压元件的特性较差且元件布局规则(Layout rule)较大，实际应用上会影响整个芯片(Chip)的成本高及效能差等缺点。

发明内容

本发明提供一种半导体装置，能将低压元件用于高侧区域且可防止高低压元件之间的短路。

本发明的半导体装置，包括高侧区域与低侧区域，其中的高侧区域包括多个半导体元件，且这些半导体元件中至少有两个不同操作电压的元件。在所述高侧区域中，还有至少一隔离结构位于所述不同操作电压的元件之间。

在本发明的一实施例中，上述高侧区域的半导体元件是形成于一基板上，且高侧区域还可包括一第一导电型埋层(Buried Layer)，位于所述基板与所述半导体元件之间。

在本发明的一实施例中，上述隔离结构包括一第二导电型掺杂区，完全包覆不同操作电压的元件中的低压元件。

在本发明的一实施例中，上述第一导电型埋层为N型埋层，所述第二导电型掺杂区为P型掺杂区。

在本发明的一实施例中，上述隔离结构包括贯穿第一导电型埋层的浅沟渠隔离结构(STI)。

在本发明的一实施例中，上述隔离结构包括一第二导电型隔离区与一第二导电型埋层，第二导电型隔离区位于不同操作电压的元件之间，而第二导电型埋层是位于第二导电型隔离区底下的所述第一导电型埋层之间。

在本发明的一实施例中，上述第二导电型隔离区为完全空乏的(fully-depleted)。

在本发明的一实施例中，上述第一导电型埋层为N型埋层、第二导电型隔离区为P型隔离区以及第二导电型埋层为P型埋层，反之亦然。

在本发明的一实施例中，上述第二导电型隔离区的宽度可根据不同操作电压的元件之电位差而订定。

在本发明的一实施例中，其中所述低压元件包括低压N型金属氧化物半导体场效电晶体(LV NMOS)和低压P型金属氧化物半导体场效电晶体(LV PMOS)。

基于上述，本发明藉由在高侧区域内使用低压元件，以达到缩减元件尺寸的效果，且使用低压元件设计一般逻辑运算，再以高压输出会更有效益。而且本发明在高侧区域内还在不同操作电压的元件之间设置有隔离结构，因此还能确保高压元件与低压元间之间不会发生短路。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的一种半导体装置的上视示意图。

图2是图1的半导体装置内的高侧区域的A-A’线段的第一例的剖面示意图。