[发明专利]半导体装置的形成方法

说明书

本发明公开一种半导体装置的形成方法，其包含以下步骤。提供一个目标层，在该目标层上形成一个掩模结构，该掩模结构包含一个第一掩模层、一个牺牲层以及一个第二掩模层，该第一掩模层与该第二掩模层包含相同的组成，但比例不同。接着，图案化该第二掩模层与该牺牲层，形成多个牺牲图案。然后，形成环绕各该牺牲图案的多个侧壁图案，再将其转移至该第一掩模层中，形成多个不贯穿该第一掩模层的多个开口。最后，以该第一掩模层作为一个蚀刻掩模图案化该目标层，而形成多个目标图案。

技术领域

本发明涉及一种半导体装置的制作工艺，特别是一种利用多重图案化(multiplepatterning)制作工艺来形成半导体装置的制作工艺。

背景技术

在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，是在目标材料层之上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。

随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，现有制作工艺已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。

发明内容

本发明的一目的在于提供一种半导体装置的形成方法，其是改良侧壁图案转移(sidewall image transfer,SIT)技术，避免制作工艺中未完全移除的掩模图案干扰后续步骤，因而有利于形成结构优化的目标图案。由此，本发明的方法可在制作工艺简化的前提下，有效提升该半导体装置的结构完整度，进而提升其元件效能。

为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。提供一个目标层，在该目标层上形成一个掩模结构，该掩模结构包含依序堆叠的一个第一掩模层、一个牺牲层以及一个第二掩模层，其中，该第一掩模层与该第二掩模层包含相同的组成，且各组成在该第一掩模层与该第二掩模层内的比例不同。接着，图案化该第二掩模层与该牺牲层，形成多个牺牲图案。然后，形成分别环绕各该牺牲图案的多个侧壁图案，并且，将该些侧壁图案转移至该第一掩模层中，而在该第一掩模层内形成多个不贯穿该第一掩模层的多个开口。最后，在完全移除该些侧壁图案后，以该第一掩模层作为一个蚀刻掩模图案化该目标层，而在该目标层形成多个目标图案。

整体来说，本发明的形成方法是利用上、下两掩模层之间的蚀刻选择，以及下掩模层其他膜层之间的厚度差异，使该下掩模层经蚀刻而形成城垛状结构，再利用该下掩模层的该城垛状结构的高低差作为掩模，进一步而将其下方的各膜层图案化为多个彼此分隔的图案或结构。由此，可避免在前述制作工艺中，因部分掩模图案的移除而造成整体结构不平整，并影响后续制作工艺的情形。

附图说明

图1至图5为本发明第一优选实施例中半导体装置的形成方法的步骤示意图；其中：

图1为一半导体装置于形成光致抗蚀剂层后的剖面示意图；

图2为一半导体装置于进行一图案化制作工艺后的剖面示意图；

图3为一半导体装置于形成侧壁材料层后的剖面示意图；

图4为一半导体装置于进行一回蚀刻制作工艺后的剖面示意图。

图5为一半导体装置于移除牺牲图案后的剖面示意图。

图6至图10为本发明第二优选实施例中半导体装置的形成方法的步骤示意图；其中：

图6为一半导体装置于形成牺牲图案后的剖面示意图；