[发明专利]制造半导体结构的方法

说明书

一种制造半导体结构的方法，包含沉积介电层于栅极堆叠上，移除一部分的栅极堆叠以于介电层中形成沟槽，沉积绝缘层于沟槽内，沉积粘着层于绝缘层上，以及于粘着层上执行含氢等离子处理。

技术领域

本揭露内容实施例是有关一种具粘着层的半导体元件及其制造方法。

背景技术

当利用不同技术节点，将诸如金属氧化物半导体场效晶体管或金属氧化物半导体电阻器的半导体元件的尺寸缩小时，会利用高介电常数介电质(对比二氧化硅的介电常数)及导电材料形成栅极结构。在栅极结构中，粘着层是用以确保后一层能均匀粘附于粘着层上。粘着层更进一步于栅极替换技术中改善后一层的填充，借以减少栅极结构中的空隙。

发明内容

本揭露内容的实施例提供一种制造半导体结构的方法，此方法包含沉积介电层于栅极堆叠(gate stack)上方，将一部分的栅极堆叠移除使介电层中形成沟槽，沉积绝缘层于沟槽内，沉积粘着层于绝缘层上方，以及于粘着层上执行含氢等离子(hydrogen-containing plasma)处理。

附图说明

阅读以下详细叙述并搭配对应的附图，可理解本揭露的多个样态。应指出的是，为与产业标准实务一致，多数构造特征并未依比例画制，而可以任意方式增大或缩少其尺寸，以为明确的讨论。

图1绘示根据本揭露内容的一个或多个实施例的半导体元件的剖面图；

图2绘示根据本揭露内容的一个或多个实施例的制造半导体元件方法的流程图；

图3A至图3H绘示根据本揭露内容的一个或多个实施例的不同制造阶段的半导体元件的剖面图；

图4绘示根据本揭露内容的一个或多个实施例的半导体元件的剖面图。

具体实施方式

以下揭示内容提供许多不同实施例或示例，用于实施本揭露的不同特征。下文描述组件及排列的特定实例以简化本揭露书的内容。当然，该等实例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复本身并不指示所论述的各实施例及/或配置之间的关系。

进一步地，为了便于描述，本文可使用空间相对性用语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性用语意欲包含元件在使用或操作中的不同定向。装置可经其他方式定向(旋转90度或处于其他定向)且因此可同样解读本文所使用的空间相对性描述词。

半导体集成电路产业历经快速成长。集成电路材料及设计上的技术进展已经产生数个世代的集成电路，每一世代具有比前一世代更小的体积及更复杂的电路。这样的进展增加了对于更高功能密度及更小几何尺寸晶片的制造程序的复杂性，因此当半导体元件在操作时，栅极漏电会增加。为减少栅极漏电情形发生，引入高介电系数介电层与金属栅极的组合(HK/MG)来取代硅氧化物及多晶硅栅极。实现高介电系数/金属栅极的其中一种制程称作后栅极(gate last)或栅极替换技术，其中栅极堆叠(gate stack)初步形成，执行半导体元件的相关制程，以及栅极堆叠被移除并被高介电系数/金属栅极取代。提供不同的功能，在取代制程期间可沉积各种层别。例如，粘着层用以改善后续导电层填充开口的界面品质，使导电层沉积后实质上有无孔隙、小洞及/或裂缝。