[发明专利]半导体器件及其制造方法

说明书

半导体器件及其制造方法。本文提供了一种半导体器件。该半导体器件可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体且设置在沟道孔之间的虚拟沟道孔、和穿过层叠体和虚拟沟道孔的狭缝。

技术领域

本公开的各种实施方式可以总体涉及电子设备，并且更具体地，涉及半导体器件及其制造方法。

背景技术

非易失性存储器件保持所存储的数据，而不管非易失性存储器件的电源开/关状态如何。近来，随着对于包括以单层形式形成在基板上的存储单元的二维非易失性存储器件的集成度的改进达到其极限，已经提出了包括在基板上层叠在垂直方向上的存储单元的三维(3D)非易失性存储器件。

三维非易失性存储器件可以包括彼此交替层叠的层间绝缘层和栅极，以及穿过它们的沟道层，其中存储单元沿着沟道层层叠。为了提高具有三维结构的这种非易失性存储器件的操作可靠性，已经开发了各种结构和制造方法。

发明内容

本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体的沟道孔。该半导体器件可以包括穿过层叠体并设置在沟道孔之间的虚拟沟道孔。半导体器件可以包括穿过层叠体并且与虚拟沟道孔交叠的狭缝，以将虚拟沟道孔与狭缝一体联接。半导体器件可以包括形成在沟道孔中的沟道层。半导体器件可以包括虚拟沟道层，该虚拟沟道层包括形成在虚拟沟道孔中的第一半导体图案，以及形成在狭缝中并将第一半导体图案彼此联接的第二半导体图案。

本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体到第一深度的沟道层。该半导体器件可以包括虚拟沟道层，所述虚拟沟道层包括穿过层叠体到第一深度的第一半导体图案，以及穿过层叠体到小于第一深度的第二深度并且将第一半导体图案彼此联接的第二半导体图案。

本公开的实施方式可以提供一种制造半导体器件的方法。制造半导体器件的方法可以包括形成层叠体。制造半导体器件的方法可以包括在层叠体中形成沟道孔和虚拟沟道孔。制造半导体器件的方法可以包括在沟道孔和虚拟沟道孔中形成牺牲层。制造半导体器件的方法可以包括形成穿过层叠体和虚拟沟道孔至预定深度的狭缝。制造半导体器件的方法可以包括去除牺牲层。制造半导体器件的方法可以包括在沟道孔中形成沟道层，在虚拟沟道孔和狭缝中形成虚拟沟道层。

本公开的实施方式可以提供一种制造半导体器件的方法。制造半导体器件的方法可以包括形成层叠体。制造半导体器件的方法可以包括在层叠体中形成沟道层到第一深度。制造半导体器件的方法可以包括形成包括第一半导体图案和第二半导体图案的虚拟沟道层，所述第一半导体图案穿过层叠体到第一深度，并且所述第二半导体图案穿过层叠体到小于第一深度的第二深度，并将第一半导体图案彼此联接。

本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体的沟道结构。该半导体器件可以包括狭缝绝缘层，该狭缝绝缘层穿过层叠体并且包括交替布置的第一区域和第二区域。第二区域可以联接对应的相邻的第一区域。

附图说明

图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的平面图和截面图。

图2A至图2C是示出根据本公开的实施方式的半导体器件的结构的立体图。

图3A至图7A、图3B至7B以及图3C至图7C是示出根据本公开的实施方式的制造半导体器件的方法的平面图和截面图。

图8A和图8B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的电路图和截面图。

图9A和图9B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的电路图和截面图。

图10和图11是示出根据本公开的实施方式的存储系统的配置的框图。