[发明专利]智能型的缺陷校正系统与其实施方法

说明书

本发明提供一种智能型的半导体缺陷校正的系统与其实施方法，其方法包括：接收制造工厂送出的多个缺陷数据，接收一集成电路设计公司的IC设计布局图数据，并对多个缺陷数据进行缺陷坐标转换校正及缺陷影像校正后，用关键区域分析来分析校正后的缺陷数据及设计布局图形，用以提升关键区域分析的准确度和藉以精准判断各个缺陷影像造成断路或短路型失败的致命缺陷指数；再根据致命缺陷指数及缺陷讯号参数，区分致命缺陷为高风险缺陷、中风险缺陷及低风险缺陷等，达成提升智能型的缺陷校正系统与其实施方法准确度和精准判别致命缺陷之目的。

技术领域

本发明系涉及一种智能型的半导体缺陷校正、分类及取样的系统与其实施方法；特别是涉及一种应用于半导体制造工厂、半导体封装制造厂、平面显示器制造工厂、太阳能板制造工厂、印刷电路制造工厂、掩膜制造工厂、LED制造或是组装厂的智能型的缺陷校正、分类及取样的系统与其实施方法。

背景技术

一般而言，在工厂内生产、制造集成电路(Integrated Circuit；IC)，均是透过掩膜、半导体微影、蚀刻、薄膜沉积、铜制程、化学机械研磨及多重曝光等设备及制程而形成。因此，在整个制造的过程中，可能由于设备本身的精度偏差、异常故障、制程产生的粒子、设计布局图的绘图瑕疵及黄光制程窗口(window)不足而产生随机性缺陷与系统性缺陷(Random and systematic defect)，这些缺陷造成产品断路(open)或短路(short)型失败，降低晶圆良率。这些随机性缺陷与系统性缺陷，随着半导体制程尺寸往下微缩，缺陷数量亦因尺寸缩小而大量增加，使得每次缺陷检测得到数千、数万个缺陷，因受限于扫描式电子显微镜(Scanning Electron Microscope，SEM)的照相速率，只能以取样方式选取数十至数百个缺陷去照相，造成取样到真正会断路或短路型失败的缺陷困难度大为提高，因而无法准确且实时提供这些造成良率耗损的缺陷SEM照片给制程工程师，进而难以根据缺陷的SEM照片来分析制程中导致缺陷的源头，故改进缺陷良率的成效不佳，增加半导体厂的成本。

在半导体厂(例如:晶圆代工厂，Foundry)的实务运作里，以前用实时(real-time)的缺陷及影像图形分类的数据分析，是过去增进良率的重要方法，但是该方法在纳米级半导体制程的缺陷分析已经很难找到失败的致命缺陷；本创新的核心部份引进IC设计布局图数据、关键区域分析(Critical Area Analysis,CAA)方法、缺陷图案重迭设计布局图、坐标转换校正系统、及缺陷尺寸校正系统，乃是解决取样致命缺陷的重要突破方法及系统。

再者，由SEM及光学显微镜的影像图形轮廓量测数据及检测机台产生的缺陷数据，和关键区域分析数据作比较，检测机台的缺陷尺寸、面积数据和SEM及光学显微镜的影像图形轮廓量测尺寸、面积数据有差异，因而造成关键区域分析结果有差异，为解决关键区域分析偏差，必须解决缺陷尺寸偏差问题。例如:缺陷检测机台的缺陷尺寸量测单位当高于布局图形最小尺寸，造成缺陷资料的尺寸和SEM照片的实际缺陷尺寸之偏差问题。

此外，在复杂的微缩半导体先进制程里，尤其当光学效应制程窗口(processwindow)愈来愈窄，但IC设计布局图形却以多倍数增加及复杂化时，导致一些跟图形有关的缺陷被侦测出来，其中属于会影响良率的缺陷即是「系统性缺陷」，将会造成极低的良率，但如果此图形是不影响IC设计线路，例如:监控图形，因为不影响良率，即是属于「假性缺陷」(False defect)，但因假性缺陷图形及讯号很明显，常占据大部份的缺陷取样数目比例至90％以上，反而无法真正找到断路或短路型失败的缺陷图形。