[发明专利]半导体存储装置及其读出方法

说明书

本发明提供一种半导体存储装置及其读出方法。本发明的快闪存储器包括：存储胞元阵列；页面缓冲器/读出电路，保持存储胞元阵列的选择页面的数据；解码/选择电路，基于列地址，从由页面缓冲器所保持的数据中选择n位数据；以及n位的数据总线，连接于解码/选择电路。解码/选择电路进而基于列地址，将n/2位的偶数地址的数据连接至数据总线的下位，且将n/2位的奇数地址的数据连接至所述数据总线的上位，进而，在开始地址为奇数地址的情况下，选择奇数地址的数据与所述奇数地址的下个偶数地址的数据。

技术领域

本发明涉及一种半导体存储装置及其读出方法，尤其涉及一种与非(NAND)型快闪存储器的读出方法。

背景技术

NAND型快闪存储器中，以页面为单位来进行数据的读出、编程，这些页面数据被保存在页面缓冲器中。日本专利特开2012-253591号公报中公开的快闪存储器具备将保存在页面缓冲器中的数据以第1位宽来转发的第1模式与以第2位宽来转发的第2模式，从而对应于多个动作模式。

[发明所要解决的问题]

NAND型快闪存储器中，有搭载以较少的端子数来串行输入/输出数据的串行接口的。串行接口例如有以8位的命令码及24位的地址为标准的串行外设接口。

图1A及图1B是表示搭载有串行接口功能的NAND型快闪存储器的主要部分的构成的图。页面缓冲器10保持从存储胞元阵列读出的页面数据或要对存储胞元阵列编程的页面数据。解码/选择电路20对列地址CA进行解码，基于解码结果来从页面缓冲器10中选择n位(n列)，并将所选择的n位数据连接至数据总线(data bus)30。解码/选择电路20所选择的n位等于数据总线30的位宽，若数据总线30为16位宽，则解码/选择电路20在一次选择中选择16位数据。在读出动作时，从页面缓冲器10选择的数据经由数据总线30被转发至输入/输出电路40，在编程动作时，由输入/输出电路40所保持的数据经由数据总线30被转发至页面缓冲器10的所选择的列。

输入/输出电路40例如图1A所示，包含4个外部端子50，与串行时钟信号CLK同步地控制数据的输入/输出。例如，在串行输出8位数据的情况下，以一个时钟输出4位，合计需要两个时钟CLK。

当数据总线30为16位宽时，解码/选择电路20在每一次读出动作时选择16位数据，并且也进行用于将16位数据连接至数据总线30的选择。即，解码/选择电路20使用列地址的下位2位，将16位数据连接至数据总线30的上位8位[15：8]与下位8位[7：0]。此时，如图1B所示，奇数列地址[2n+1]的数据连接于数据总线30的上位8位[15：8]，偶数列地址[2n]的数据连接于下位8位[7：0]。

图2A表示使用列地址CA[0]、CA[1]这2位，在一次读出动作中选择一个地址的解码电路的一例与其真值表。此处的地址是用于选择数据总线30的上位8位或下位8位的地址。例如，若列地址CA[1]、[0]均为“0”，则选择地址(ADDEN)0，若均为“1”，则选择地址(ADDEN)3。地址(ADDEN)0、1、2、3对应于图2B所示的数据总线30的下位8位、上位8位。

图2C表示通过列地址CA[0]、CA[1]这2位，在一次读出动作中选择两个地址的解码电路的一例与其真值表。所述解码电路通过忽略列地址CA[0](图中，CA[0]固定为Vdd的“1”)，从而同时选择与列地址CA[1]的电平相应的两个地址。例如，当列地址CA[1]为“0”时，解码所得的地址为“0”与“1”，图2B所示的数据总线30的下位8位与上位8位受到选择，偶数地址的数据与奇数地址的数据连接于此处。接下来，当列地址CA[1]为“1”时，解码所得的地址为“2”与“3”，偶数地址的数据与奇数地址的数据连接于数据总线30的下位8位与上位8位。