[发明专利]超结半导体器件及其制备方法

说明书

本发明公开了一种超结半导体器件及其制备方法，该制备方法包括：在第一型衬底上制备多个超结结构，多个所述超结结构沿所述第一型衬底的横向分为多个相互间隔的芯片区域；至少在相邻的所述芯片区域之间的间隔区域表面形成第一型掺杂层。采用该制备方法可以避免相邻芯片区域之间的表面电场对超结结构造成不良影响，改善芯片产品的性能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种超结半导体器件及其制备方法。

背景技术

常规结构的VDMOS(vertical double-diffusion metal-oxide-semiconductor，垂直双扩散金属-氧化物半导体场效应晶体管)随着击穿电压的提高，外延层电阻率和厚度需要增大，导致导通电阻将会很大，导通电阻与击穿电压关系为：R∝BV^2.5，这就是通常所说的‘硅极限’。为了减小导通电阻或者突破硅极限，目前主要采用超结半导体器件。

目前在制备超结半导体器件时，可首先采用通用光刻版制备具有超结结构的外延片，后续可根据客户需求选择特定产品类型在外延片上制备包括源极、栅绝缘层和栅极等表面器件结构，以形成最终的超结半导体器件的芯片。

现有的具有超结结构的外延片，为在一块衬底上制备多个重复超结结构，可将一块外延片进行分割成多个芯片区域，芯片区域为最终形成的芯片所在区域，每个芯片区域包括一个或多个超结结构，由于相邻芯片区域之间距离较近，相邻芯片区域之间的表面电场会对外延片中的超结结构造成不良影响，因此，影响芯片产品的性能。

发明内容

有鉴于此，本发明提出一种能够对外延片的芯片区域之间的电场进行隔离的超结半导体器件及其制备方法。

为了上述目的，本发明所采用的技术方案为：

根据本发明实施例的第一方面，提供一种超结半导体器件的制备方法，包括：

在第一型衬底上制备多个超结结构，多个所述超结结构沿所述第一型衬底的横向分为多个相互间隔的芯片区域；

至少在相邻的所述芯片区域之间的间隔区域表面形成第一型掺杂层。

可选的，在所述第一型衬底上制备多个超结结构之后，还包括：

将制备有多个超结结构的第一型衬底入库存储；

在所述至少在相邻的所述芯片区域之间的间隔区域表面形成第一型掺杂层之后，还包括：

在所述第一型掺杂层上制备表面半导体器件结构。

可选的，所述在第一型衬底上制备多个超结结构，包括：

在所述第一型衬底上形成第一型外延层；

沿所述第一型衬底的横向在所述第一型外延层中形成多个掺杂本体，各所述掺杂本体沿所述第一型衬底的纵向具有多层层叠的导电类型掺杂区；

经过处理使各所述掺杂本体的多层导电类型掺杂区内的掺杂杂质在所述第一型外延层中扩散。

可选的，所述至少在相邻的所述芯片区域之间的区域表面形成第一型掺杂层，包括：

在各掺杂本体中位于最上层的各所述导电类型掺杂区的表面及位于相邻的掺杂本体之间的第一型外延层的表面生长第一型掺杂层。

可选的，所述至少在相邻的所述芯片区域之间的区域表面形成第一型掺杂层，包括：

在每间隔预设个所述掺杂本体之间的间隔区域表面注入第一型杂质形成所述第一型掺杂层。

可选的，所述在每间隔预设个所述掺杂本体之间的间隔区域表面注入第一型杂质形成所述第一型掺杂层，包括：

在各所述掺杂本体的表面形成光刻胶；