[发明专利]半导体加工中控制曲度以控制叠对的位置特定的应力调节

说明书

本公开提供了半导体加工中控制曲度以控制叠对的位置特定的应力调节。本公开的技术包括通过校正或调整晶片的弯曲来校正图案叠对误差的系统和方法。特定于位置的对半导体衬底上的应力的调整减小了叠对误差。特定于位置的应力调整独立地修改衬底上的特定区、区域或点位置以改变在那些特定位置处的晶片曲度，这降低了衬底上的叠对误差，转而改进了在衬底上创建的后续图案的叠对。本公开的技术包括：接收具有一定量的叠对误差的衬底；测量衬底的曲度以映射跨衬底的z高度偏差；生成叠对校正图案；以及通过独立于其他坐标位置的修改在特定位置处物理地修改衬底上的内应力。这样的修改可以包括蚀刻衬底的背面表面。一个或多个加工模块可用于这种加工。

相关申请的交叉引用

本申请要求于2016年9月5日提交的名称为“Method for Correcting Wafer Bow”的美国临时专利申请第62/383,549号的权益，该申请的全部内容通过引用并入本文。

技术领域

本公开内容涉及半导体制造，具体地涉及晶片叠对(overlay)。

背景技术

半导体制造涉及多个不同的步骤和工艺。一种典型的制造工艺称为光刻(也称为微光刻)。光刻使用诸如紫外线或可见光的辐射在半导体器件设计中生成精细图案。可以使用包括光刻、蚀刻、膜沉积、表面清洁、金属化等的半导体制造技术来构造许多类型的半导体器件，例如二极管、晶体管和集成电路。

曝光系统(也称为工具)用于实现光刻技术。曝光系统通常包括：照明系统、用于产生电路图案的掩模板(也称为光掩模)或空间光调制器(SLM)、投射系统以及用于对准光敏抗蚀剂涂覆的半导体晶片的晶片对准台。照明系统利用(优选为)矩形槽照明场对掩模板或SLM的区域进行照明。投射系统将掩模板图案的照明区域的图像投射到晶片上。为了准确地投射，重要的是在相对平坦或平面的、优选地具有小于10微米的高度偏差的晶片上对光图案进行曝光。

发明内容

随着半导体器件制造技术的进步，对用于制造半导体器件的光刻系统和涂覆机/显影机的需求日益增加。这包括对衬底对准准确度的越来越高的要求。衬底通常安装在也被称为晶片台的卡盘上。在曝光期间，暴露在衬底上的特征需要与衬底上的现有特征叠对。换句话说，图案B需要与图案A对准。后续层的对准被称为叠对。叠对中的误差意味着层相对于下方(或上方)层的偏移。为了实现期望的叠对性能，在曝光之前将衬底对准衬底台。然而，在对准之后，衬底相对于衬底台的任何移动都会导致叠对误差。已经存在例如通过使用散射仪来测量叠对误差的传统工具。

各种制造工艺步骤(材料沉积、蚀刻、固化等)可以造成衬底的膨胀和/或收缩，导致得到翘曲或弯曲的衬底。例如，在光化辐射曝光期间，由于从曝光光束转移到衬底的能量，衬底被局部加热。衬底在退火过程中也被加热。这种加热导致衬底膨胀。如果未检查衬底膨胀，则膨胀超过叠对误差公差。此外，如果衬底和衬底卡盘之间的夹持力不足以防止衬底膨胀，则衬底会在衬底卡盘上滑动，并且将发生较大的衬底膨胀，导致较大的叠对误差。因为在曝光期间衬底周围的环境是真空，因此在一些工艺中，例如在极紫外(“EUV”)系统中，滑动可能更显著。因此，并不总是可以真空夹紧，并且必须使用较弱的静电夹紧来代替真空夹紧。

其他制造步骤也可以造成衬底膨胀和收缩。例如，沉积的膜可以引起衬底收缩。此外，各种退火和掺杂步骤可以在给定的衬底中产生大量的曲度。退火步骤尤其可以产生叠对挑战。这些各种制造步骤的结果是不平坦或非平面的衬底。例如，衬底的背面可以具有既有高点又有低点的z高度差(竖直高度或垂直于衬底表面的距离的差)。由于这种弯曲引起的高度差可以为约1微米至约500微米或更大的数量级。因为通过各种曝光工具曝光的半导体器件或结构以几十纳米到几百纳米的规模被曝光，所以这种波动显著。因此，具有数千纳米至10,000纳米的偏转变化会显著降低产量，这是因为难以正确对准两个图案。