[发明专利]集成电路封装

说明书

提供一种集成电路封装，所述集成电路封装包括至少一个集成电路组件、至少一个电磁干扰屏蔽层及绝缘包封体。所述至少一个集成电路组件包括有源表面、连接到所述有源表面的多个侧壁、以及从所述有源表面突出的多个导电柱。所述至少一个电磁干扰屏蔽层覆盖所述至少一个集成电路组件的所述侧壁，且所述至少一个电磁干扰屏蔽层为电接地。所述绝缘包封体包封所述至少一个集成电路组件及所述至少一个电磁干扰屏蔽层，且所述至少一个集成电路组件的所述导电柱能够被所述绝缘包封体暴露出。还提供制作集成电路封装的方法。

技术领域

本发明的实施例涉及一种集成电路封装。

背景技术

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小(minimum feature size)的持续减小，此使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装相比利用较小区域的较小的封装。半导体组件的一些较小类型的封装包括方形扁平封装(quad flat package，QFP)、引脚栅阵列(pin gridarray，PGA)封装、球栅阵列(ball grid array，BGA)封装等等。

当前，集成扇出型封装(integrated fan-out package)因其紧凑性而正变得日渐流行。在当前制作的集成扇出型封装中，可使用共形地形成在封装的外表上的电磁干扰(electromagnetic interference，EMI)屏蔽层来屏蔽来自环境的电磁干扰。

发明内容

根据本发明的一些实施例，提供一种集成电路封装，所述集成电路封装包括至少一个集成电路组件、至少一个电磁干扰屏蔽层及绝缘包封体。所述至少一个集成电路组件包括有源表面、连接到所述有源表面的多个侧壁、以及从所述有源表面突出的多个导电柱。所述至少一个电磁干扰屏蔽层覆盖所述至少一个集成电路组件的所述侧壁，且所述至少一个电磁干扰屏蔽层为电接地。所述绝缘包封体包封所述至少一个集成电路组件及所述至少一个电磁干扰屏蔽层，且所述至少一个集成电路组件的所述导电柱能够被所述绝缘包封体暴露出。

根据本发明的替代性实施例，提供一种制作集成电路封装的方法。所述方法包括：提供晶片，所述晶片包括形成在所述晶片上的多个导电柱；在所述晶片上形成保护材料层以覆盖所述导电柱；执行晶片切割工艺，以形成多个半导体管芯，其中所述半导体管芯中的每一者包括所述导电柱的部分及覆盖所述导电柱的所述部分的保护顶盖；形成电磁干扰屏蔽层以覆盖所述半导体管芯中的至少一个半导体管芯的侧壁；以及使用绝缘材料在侧向上包封所述半导体管芯中的所述至少一个半导体管芯及所述电磁干扰屏蔽层。

根据本发明的又一些替代性实施例，提供一种制作集成电路封装的方法。所述方法包括：提供晶片，所述晶片包括形成在所述晶片上的多个第一导电柱；在所述晶片上形成第一保护材料层以覆盖所述第一导电柱；执行晶片切割工艺，以形成多个第一半导体管芯，其中所述第一半导体管芯中的每一者包括所述第一导电柱的部分及覆盖所述第一导电柱的所述部分的第一保护顶盖；形成电磁干扰屏蔽层以覆盖所述第一半导体管芯中的至少一个第一半导体管芯的侧壁；在载体上提供第二半导体管芯及所述第一半导体管芯中的所述至少一个第一半导体管芯，其中所述第二半导体管芯包括多个第二导电柱及覆盖所述第二导电柱的第二保护顶盖；以及使用绝缘材料在侧向上包封所述电磁干扰屏蔽层、所述第一半导体管芯中的所述至少一个第一半导体管芯及所述第二半导体管芯。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1至图5示意性地说明制作根据本发明一些实施例的半导体管芯的工艺流程。

图6至图13示意性地说明制作根据本发明一些实施例的集成扇出型封装的工艺流程。