[发明专利]一种用于3DNAND存储器的金属栅层结构及其形成方法在审
申请号: | 201710772331.0 | 申请日: | 2017-08-31 |
公开(公告)号: | CN107623001A | 公开(公告)日: | 2018-01-23 |
发明(设计)人: | 陈子琪;张高升 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/11517 | 分类号: | H01L27/11517;H01L27/11563;H01L21/28 |
代理公司: | 北京集佳知识产权代理有限公司11227 | 代理人: | 赵秀芹,王宝筠 |
地址: | 430074 湖北省武汉市东湖*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 一种 用于 dnand 存储器 金属 结构 及其 形成 方法 | ||
1.一种用于3D NAND存储器的金属栅层结构的形成方法,其特征在于,包括:
提供衬底;
在所述衬底上沉积氧化硅/氮化硅层交替堆叠结构;
刻蚀所述氧化硅/氮化硅层交替堆叠结构,以形成氮化硅/氧化硅阶梯结构,其中,刻蚀截止面停留在氮化硅层;
在所述氮化硅/氧化硅阶梯结构的台阶面上形成衬垫氮化硅层,使得台阶面处的整个氮化硅层的厚度大于位于非台阶面处的氮化硅层的厚度;
去除位于所述氮化硅/氧化硅阶梯结构侧壁上的氮化硅层,直至露出氧化硅层侧壁;
在所述氮化硅/氧化硅阶梯结构表面上沉积氧化硅,所述氧化硅填充阶梯间隙,并完全覆盖阶梯结构;
去除所述堆叠结构中的氮化硅层和所述衬垫氮化硅层,并填充金属介质,从而形成金属栅层。
2.根据权利要求1所述的形成方法,其特征在于,所述形成金属栅层之后,还包括:
刻蚀位于台阶面正上方的至少部分氧化硅,直至露出每个台阶面处的至少部分金属栅层,从而形成多个垂直通孔;
向每个所述垂直通孔内填充金属介质,从而形成分别与每层台阶面的金属栅层连接的垂直金属连线。
3.根据权利要求1或2所述的形成方法,其特征在于,相邻两层氮化硅层中,下一层台阶面处的衬垫氮化硅层的上表面不超过其上层氮化硅层的下表面。
4.根据权利要求1或2所述的方法,其特征在于,所述在所述氮化硅/氧化硅阶梯结构表面上沉积氮化硅层之后,所述去除位于所述氮化硅/氧化硅阶梯结构侧壁上的氮化硅层之前,还包括:
对位于台阶面水平面上的氮化硅层进行等离子体处理。
5.根据权利要求1或2所述的方法,其特征在于,所述在所述氮化硅/氧化硅阶梯结构表面上沉积氮化硅层,具体包括:
采用原子层沉积方法在所述氮化硅/氧化硅阶梯结构表面上沉积氮化硅。
6.根据权利要求4所述的方法,其特征在于,所述去除位于所述氮化硅/氧化硅阶梯结构侧壁上的氮化硅层,具体包括:
采用湿法刻蚀工艺去除位于所述氮化硅/氧化硅阶梯结构侧壁上的氮化硅层。
7.一种用于3D NANAD存储器的金属栅层结构,其特征在于,包括:
多层呈阶梯结构结构的金属栅层,不同金属栅层之间由氧化硅层绝缘隔开,其中,位于台阶面处的金属栅层的厚度大于位于非台阶面处的金属栅层的厚度。
8.根据权利要求7所述的金属栅层结构,其特征在于,相邻两层氮化硅层中,下一层台阶面处的衬垫氮化硅层的上表面不超过其上层氮化硅层的下表面。
9.根据权利要求7或8所述的金属栅层结构,其特征在于,所述金属栅层结构还包括:
位于每个台阶面正上方的用于连接每层金属栅层的垂直金属连线。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的