[发明专利]一种提高底部选择栅极下氧化物厚度均一性的方法

说明书

本发明提供了一种提高底部选择栅极下氧化物厚度均一性的方法，所述方法在衬底上底部选择栅极(BSG)的边缘和中心区域的底部选择栅极(BSG)下部氧化物的基础上沉积氮化硅作为保护层，避免了在刻蚀堆叠结构形成核心区域台阶结构时的高温和富氢(H)环境下将氮化硅(SIN)牺牲层的边缘区域氧化成氮氧化硅(SION)，从而使得后续湿法刻蚀氧化底部选择栅极(BSG)氮化硅(SIN)牺牲层的边缘和中心区域的厚度均一性更好，进而使得后续底部选择栅极(BSG)的厚度均一性更好，从而提高底部选择栅极(BSG)的击穿电压(BV)，防止击穿失效，从而提高了3D NAND闪存的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构中提高底部选择栅极(BSG)下氧化物厚度均一性的方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

目前，在3D NAND结构的底部选择栅极的制备工艺中，如图1a～e所示，包括如下步骤：

S1：参见图1a，在衬底1-1(高电压p阱，HvPW)上生成底部选择栅极(BSG)底部的栅极氧化物层1-2；

S2：参考图1b，在氧化物层上面形成O/N对堆叠结构1-3；

S3：参考图1c，形成核心区域台阶(Stair Step，SS)结构1-4；

S4：参考图1d，周边区域沉积正硅酸乙酯(TEOS)1-5和高密度氧化物层1-6；

S5：参考图1e，在核心区域刻蚀栅极线(GL)槽并湿法刻蚀氧化底部选择栅极；

然而在上述工艺中，存在以下缺陷：

S4步骤中的周边区域沉积正硅酸乙酯(TEOS)1-5和高密度氧化物层1-6过程中，由于是在高温并且富氢(H)的环境下进行，核心区域中台阶结构中的SIN容易被氧化为SION，而SION形成层将对核心区域刻蚀栅极线(GL)槽起到阻挡作用，由于刻蚀受阻，导致BSG边缘区域刻蚀不完全，从而导致后续形成的底部选择栅极边缘的厚度(约8nm)比中心的厚度(约18.7nm)薄，如图2的显微照片所示，中心区域和边缘区域的厚度不一致，而这将导致BSG的击穿(BV)失效。

这显然将影响3D NAND闪存整体的性能，因此，如何有效控制BSG底部氧化物厚度的一致性，一直为本领域技术人员所致力研究的方向。

发明内容

本发明的目的在于提供一种提高底部选择栅极下氧化物厚度均一性的方法，旨在通过提高该氧化物的厚度一致性而防止BSG的击穿失效，从而提高3D NAND闪存的性能。

为了实现上述目的，本发明提出了一种提高底部选择栅极下氧化物厚度均一性的方法，包括以下步骤：

在衬底上形成底部选择栅极(BSG)下部氧化物层；

沉积第一层氮化硅，并沉积第一层氧化物层；

在核心区域进行掩膜覆盖并去除衬底上的第一层氮化硅和第一层氧化物层并停止在衬底表面；

对掩膜覆盖区域底部的第一层氮化硅进行回刻；

沉积氮化硅(SIN)保护层；

在核心区域第三层台阶(SS3)区域外涂覆光刻胶掩膜；

刻蚀，并停止在核心区域的所述第一层氧化物层；