[发明专利]半导体装置及制造半导体装置的方法

说明书

一种半导体装置包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。所述第一接触插塞与所述第二接触插塞之间的间隔可为约10nm或小于10nm。

相关申请的交叉参考

本申请主张2016年10月5日在韩国知识产权局提出申请的第10-2016-0128352号韩国专利申请的优先权，所述韩国专利申请的公开内容全文并入本文供参考。

技术领域

本公开涉及半导体装置及其制造方法。

背景技术

随着对高性能、高速度及/或多功能的半导体装置的需求增加，半导体装置的集成度变得更高。当制造具有具高集成度的微图案的半导体装置时，需要实现具有微宽度或微距离的微图案。此外，为克服平面金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)的限制，已开发出包括鳍型场效晶体管(fin field effect transistor，FinFET)的半导体装置，所述鳍型场效晶体管具有三维结构的沟道。

当为了满足鳍型场效晶体管的要求而减小半导体装置的尺寸时，其各接触插塞之间的间隔可能减小，且因此所述接触插塞之间可发生短路。另外，将金属线连接到接触插塞的金属通孔可能会引起接触缺陷，例如通孔开路(via open)。

发明内容

本公开的示例性实施例提供一种可按比例缩小的同时可防止各接触插塞之间发生短路的半导体装置，以及一种制造所述半导体装置的方法。

根据本公开的示例性实施例，一种半导体装置可包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。

根据本公开的示例性实施例，一种半导体装置可包括：衬底；栅极结构，设置在所述衬底上；源极/漏极区，设置在所述栅极结构的一侧；第一接触插塞，连接到所述源极/漏极区，且相对于所述衬底的上表面在大体垂直方向上形成；第二接触插塞，连接到所述栅极结构，且相对于所述衬底的所述上表面在大体垂直方向上形成；以及第一金属线及第二金属线，分别连接到所述第一接触插塞及所述第二接触插塞，并设置在第一水平高度上。所述第一接触插塞及所述第二接触插塞中的一者的上表面可设置在所述第一水平高度上且直接连接到所述第一金属线及所述第二金属线中的一者，且所述第一接触插塞及所述第二接触插塞中的另一者的上表面可设置在比所述第一水平高度低的第二水平高度上，并且通过金属通孔连接到所述第一金属线及所述第二金属线中的另一者。