[发明专利]半导体装置的制造方法及半导体装置

说明书

本发明的实施方式提供一种半导体装置的制造方法及半导体装置。所述制造方法是将第1、第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面。从第2面起进行蚀刻而形成从该第2面到达至第1面的第1接触孔，并且在第2面中的第1区域形成第1槽。形成被覆第1槽的第1掩模材料。将第1掩模材料用作掩模，在第1接触孔内形成第1金属电极。在去除第1掩模材料之后，将第1区域切断。

[相关申请]

本申请享有以日本专利申请2017-56174号(申请日：2017年3月22日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置的制造方法及半导体装置。

背景技术

开发有通过将多个半导体芯片积层，来减少半导体装置整体的占有面积的技术。被积层的半导体芯片彼此是通过被称为TSV(Through-Silicon Via，硅穿孔)的贯通金属而电连接。

这种半导体装置以往是通过如下方法制造，也就是在通过切割而由半导体晶片单片化为半导体芯片之后，将多个半导体芯片积层。另一方面，考虑有在将多个半导体晶片积层之后一起进行切割。但是，如果对积层的多个半导体晶片同时进行切割，则存在积层内部的电路等易因碎片或龟裂等而受到损伤的问题。

发明内容

本发明的实施方式提供一种能够一边抑制半导体晶片的损伤，一边在将多个半导体晶片积层之后一起进行单片化的半导体装置的制造方法及半导体装置。

本实施方式的半导体装置的制造方法是将第1半导体衬底与第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面。从第 1半导体衬底的第2面起进行蚀刻而形成从该第2面到达至第1面的第1接触孔，并且在第1半导体衬底的第2面中的第1区域形成第1槽。形成被覆第1槽的第1掩模材料。将第1掩模材料用作掩模而在第1接触孔内形成第1金属电极。在去除第1掩模材料之后，将第1半导体衬底的第1区域切断。

附图说明

图1(A)及(B)、图2(A)及(B)、图3(A)及(B)、图4(A)及(B)、图5(A)及(B)、图6(A) 及(B)、图7(A)及(B)、图8是表示第1实施方式的半导体装置的制造方法之一例的剖视图。

图9(A)～(D)是表示第1槽TRb的布局的示例的俯视图。

图10(A)～(D)是表示第2实施方式的半导体装置的制造方法的一例的剖视图。

图11(A)～(F)是表示第3实施方式的半导体装置的制造方法的一例的剖视图。

图12(A)及(B)、图13(A)及(B)、图14(A)及(B)、图15(A)及(B)、图16、图17、图 18是表示第4实施方式的半导体装置的制造方法的一例的剖视图。

图19是表示第1实施方式的变化例的半导体装置的制造方法的一例的剖视图。

具体实施方式

以下，参照附图，对本发明的实施方式进行说明。本实施方式并非限定本发明。在以下的实施方式中，半导体衬底的上下方向是表示在将供设置半导体元件的正面或其相反侧的背面设为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。

(第1实施方式)