[发明专利]降低FinFET装置的通道区中掺质浓度的方法、装置及系统

说明书

技术领域

本发明大体上关于尖端半导体装置的制造与使用，并且更具体地说，关于使FinFET装置的通道区中的掺质浓度降低的各种方法、结构及系统。

背景技术

制造半导体装置时，需要若干离散程序，用以从原半导体材料开始，建立已封装的半导体装置。从半导体材料的初始生长、半导体晶体切片成个别晶圆、制作阶段(蚀刻、掺杂、离子植入或类似者)到已完成装置的封装与最终测试等各个程序彼此之间有很大的差异，而且各有专门用途，因此，可在含有不同控制方案的不同制造位置进行此等程序。

大体上，一组处理步骤是使用诸如曝照工具或步进机的半导体制造工具，在有时称为一批的半导体晶圆的群组上进行。举一实施例来说，可在半导体晶圆上进行蚀刻程序以在半导体晶圆上塑形物件，诸如多晶硅线路，其各可作用为晶体管的栅极电极。举另一实施例来说，可形成多条金属线，例如铝或铜，作用为将半导体晶圆上的一个导电区域连接至另一者的导线。按照这种方式，可制作集成电路芯片。

典型的集成电路(IC)芯片包括数个层阶的堆栈或循序形成的诸形状层。各层系堆栈或套迭于前一层上，并经图案化以形成界定装置(例如：鳍式场效应晶体管(FinFET))且将该等装置连接成电路的形状。在典型的最新互补式绝缘栅极FinFET程序中，鳍片(截面呈矩形)是在晶圆的表面上形成，并且栅极是在鳍片上方形成。鳍片可包含通道区。鳍片亦可包含位于通道区下面用以降低漏电流及/或寄生通道形成的冲穿止挡体(punch-through stopper)区域。冲穿止挡体区域的形成可通过穿过通道区引入合适的掺质，后面跟着掺质退火以形成该冲穿止挡体区域。之后，可进行后续处理步骤以产生最终半导体装置，该等处理步骤可涉及在较高温度下进行的技术。

制造包含冲穿止挡体的FinFET装置时，可能出现若干非所欲的效应。举例而言，在引入期间，一些掺质分子可能无法横越通道区。结果是，通道区的迁移率可能降低。就另一实施例，冲穿止挡体形成后，进行高温技术期间，掺质分子可扩散到通道区内。若出现任一事件，最终半导体装置的通道区可具有较高掺质浓度，例如：大于约1x10¹⁸掺质分子/cm³。

已进行过若干用以解决此问题的尝试，但都不理想。首先，在后期处理阶段引入冲穿止挡体依然在鳍片的通道区中留下掺质，而且会引入晶格缺陷，或造成鳍片的主动通道部分中呈现非晶化。任一事件皆损及通道区的迁移率。其次，可将包含例如硼硅酸玻璃(boron silicate glass；BSG)或磷硅酸玻璃(phosphorous silicate glass；PSG)的掺杂膜沉积于鳍片的顶端与侧壁上，包括通道区，后面跟着在掺杂膜上方沉积衬垫，以及在衬垫上方沉积浅沟槽隔离(shallow trench isolation；STI)材料。大体上，各鳍片侧壁上掺杂膜与衬垫层的组合厚度范围是5至8纳米(nm)。若要有效，必须将掺杂膜从鳍片的通道区完全剥除，并且必须在低温下进行STI材料的退火，用以防止掺质驱入通道区。再者，由于相邻鳍片之间的掺杂膜与衬垫层的厚度范围是10至16纳米，此技术难以在目前的7至14纳米尺度中实施。

因此，会希望FinFET在通道区中具有更小的掺质浓度。进一步希望此类FinFET在鳍片侧壁与STI材料之间没有残余层。

本发明可因应及/或至少减少以上关于现有技术所指认的其中一或多个问题，及/或提供以上所列一或多个理想特征。

发明内容

以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于指认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。

大体上，本发明系针对半导体装置，其包括含有基材(substrate)材料的半导体基材；以及设置于该基材上的多个鳍片，各鳍片包括含有该基材材料的下部区、设置于该下部区上面并含有至少一种掺质的掺质区、以及设置于该掺质区上面并含有半导体材料的通道区，其中该通道区包含小于1x10¹⁸的掺质分子/cm³，此外还揭露用于制作此类半导体装置的方法、装置及系统。

根据本发明的具体实施例，半导体装置可在通道区中提供更少的掺质含量，藉此具有现有技术的半导体装置所没有的改良特性。

附图说明

本发明可搭配附图参照以下说明来了解，其中相似的参考组件符号表示相似的组件，并且其中：