[发明专利]一种QFN芯片PCB封装方法及PCB板

说明书

本发明公开了一种QFN芯片PCB封装方法及PCB板，所述方法包括：确定需要与中间焊盘电连接的引脚焊盘，将该引脚焊盘与中间焊盘通过布线层电连接；调整与中间焊盘电连接的引脚焊盘的阻焊层尺寸或/和中间焊盘的阻焊层尺寸，使得该引脚焊盘的阻焊层与中间焊盘的阻焊层的间距≥设定距离。本发明的QFN芯片PCB封装方法及PCB板，解决了QFN芯片在回流焊过程的焊接不良问题，保证芯片自身性能不受影响，保证了芯片工作的稳定性和散热效果，提高了产品可靠性，降低市场不良率；且方法简单、便于实现、无需增加额外的材料成本、成本低。

技术领域

本发明属于PCB封装技术领域，具体地说，是涉及一种QFN芯片PCB封装方法及PCB板。

背景技术

近几年来，由于QFN封装（QuadFlat No-lead package，方形扁平无引脚封装）具有良好的电和热性能、体积小、重量轻，其应用正在快速增长。

QFN元件底部具有与底面水平的焊端，在中央有一个大面积裸露焊端用来导热，围绕大焊端的外围四周有实现电气连接的I/O焊端（引脚），I/O焊端有两种类型：一种只裸露出元件底部的一面，其它部分被封装在元件内；另一种焊端有裸露在元件侧面的部分。

使用标准的QFN芯片封装进行PCB设计时，当QFN芯片的引脚（一般为电源或地）与底部中间裸露焊盘相连接时，由于裸露焊盘面积相对芯片引脚要大很多，所以在回流焊时，芯片引脚上的锡膏会被面积很大的中间裸露焊盘吸附过去，从而造成芯片引脚缺焊、虚焊、漏焊等不良现象。而且因为QFN芯片的自身特点，这种引脚的焊接不良，很难在生产过程中及时发现，往往将携带焊接不良的制成品流向终端客户，表现为市场失效。

目前针对这种焊接不良，几种常用的方法分别为：

一、减小底部裸露焊盘的面积。这种方法虽然可以解决芯片焊接不良问题，但是同时降低了芯片的散热效果，违背了QFN芯片设计的初衷。长时间运行，较差的散热性会影响芯片的性能并减少器件寿命。

二、减少锡膏的用量。这种方法在一定程度可能会降低焊接不良率，但是不能从根本上解决问题。一方面，锡膏在焊接过程中的状态不容易控制，无法保证芯片引脚上的锡膏不被大焊盘吸附；另一方面，减少锡膏用量本身，也会使引脚焊接不充分，造成虚焊。

三、不将芯片的电源或地引脚与裸露焊盘连接。这种方法不存在所述的焊接不良，但是由于底部裸露焊盘占据了芯片底部的整个面积，这样就没有足够的空间给芯片的电源或地进行铺铜，从而使芯片容易受到外部噪音的干扰，影响到正常工作的稳定性，电磁兼容的能力变差。

四、改变芯片自身的封装设计。专利CN201710114215中，同样指出了类似的焊接不良问题，但是该发明专利主要改善的是增加了散热面积和焊接强度，并没有具体解决外围导电焊盘上的锡覆盖面积不达标的问题。而且更改芯片自身的设计，难度和成本都相对较大，给后续生产的工艺控制带来不便。

发明内容

本发明提供了一种QFN芯片PCB封装方法，解决了现有技术中提到的焊接不良的问题。

为解决上述技术问题，本发明采用下述技术方案予以实现：

一种QFN芯片PCB封装方法，所述PCB布设有用于焊接QFN芯片的焊盘，所述焊盘包括中间焊盘以及位于所述中间焊盘四周的多个引脚焊盘；所述方法包括：

确定需要与中间焊盘电连接的引脚焊盘，将该引脚焊盘与中间焊盘通过布线层电连接；

调整与中间焊盘电连接的引脚焊盘的阻焊层开窗的尺寸或/和中间焊盘的阻焊层开窗的尺寸，使得该引脚焊盘的阻焊层开窗边缘与中间焊盘的阻焊层开窗边缘的间距≥设定距离。

进一步的，所述设定距离为0.4mm。