[发明专利]通过扩散掺杂和外延轮廓成型

说明书

一种方法包括蚀刻半导体衬底以形成第一沟槽和第二沟槽。在第一沟槽和第二沟槽之间留下半导体衬底的剩余部分作为半导体区。在半导体区的侧壁上和半导体区的顶面上方形成掺杂的介电层。掺杂的介电层包括掺杂剂。第一沟槽和第二沟槽填充有介电材料。然后，执行退火，并且掺杂的介电层中的p型掺杂剂或n型掺杂剂被扩散至半导体区中以形成扩散的半导体区。本发明实施例涉及形成鳍式场效应晶体管(FinFET)的方法，具体地涉及通过扩散掺杂和外延轮廓成型。

技术领域

本发明实施例涉及形成鳍式场效应晶体管(FinFET)的方法，具体地涉及通过扩散掺杂和外延轮廓成型。

背景技术

集成电路(IC)材料和设计的技术进步已经产生了数代的IC，其中每一代都比前一代具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每个芯片面积中的互连器件的数量)普遍增大而几何尺寸缩小。这种按比例缩小工艺通过增加生产效率和降低相关成本来提供益处。

这种按比例缩小工艺还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造方面的相似发展。例如，已经引入鳍式场效应晶体管(FinFET)以代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法。

FinFET的形成通常涉及形成半导体鳍、注入半导体鳍以形成阱区、在半导体鳍上形成伪栅电极、蚀刻半导体鳍的端部以及执行外延以再生源极/漏极区。

发明内容

根据本发明的一个实施例，提供了一种形成鳍式场效应晶体管(FinFET)的方法，包括：蚀刻半导体衬底以形成第一沟槽和第二沟槽，其中，在所述第一沟槽和所述第二沟槽之间留下所述半导体衬底的剩余部分作为半导体区；在所述半导体区的侧壁上和所述半导体区的顶面上方形成掺杂的介电层，其中，所述掺杂的介电层包括掺杂剂；用介电材料填充所述第一沟槽和所述第二沟槽；以及执行退火，其中，所述掺杂的介电层中的所述掺杂剂扩散至所述半导体区内以形成扩散的半导体区。

根据本发明的另一实施例，还提供了一种形成鳍式场效应晶体管(FinFET)的方法，包括：蚀刻半导体衬底以形成半导体区，所述半导体区包括半导体基底以及位于所述半导体基底上方并且连接至所述半导体基底的多个半导体条，其中，延伸至所述半导体衬底内的第一沟槽和第二沟槽位于所述半导体区的相对两侧上；用介电材料填充所述第一沟槽和所述第二沟槽以形成隔离区；凹进所述隔离区，其中，所述多个半导体条的顶部形成多个半导体鳍；在所述多个半导体鳍的第一部分上形成栅极堆叠件；蚀刻所述多个半导体鳍的未被所述栅极堆叠件覆盖的第二部分；以及从所述半导体区的剩余部分执行外延以形成外延源极/漏极区。

根据本发明的又一实施例，还提供了一种形成鳍式场效应晶体管(FinFET)的方法，包括：蚀刻半导体衬底以形成由沟槽彼此分离的第一半导体区和第二半导体区；形成掺杂有具有第一导电类型的第一掺杂剂的第一掺杂的介电层，其中，在所述第一半导体区和所述第二半导体区的侧壁和顶面上形成所述第一掺杂的介电层；去除所述第一掺杂的介电层的位于所述第一半导体区上的部分；形成掺杂有具有与所述第一导电类型相反的第二导电类型的第二掺杂剂的第二掺杂的介电层，其中，所述第二掺杂的介电层形成在所述第一半导体区的所述侧壁和所述顶面上并且覆盖所述第一掺杂的介电层的位于所述第二半导体区上的剩余部分；在所述沟槽内以及在所述第一掺杂的介电层和所述第二掺杂的介电层上方填充介电材料；以及执行退火，其中，所述第二掺杂剂扩散至所述第一半导体区的第一表面层内，并且所述第一掺杂剂扩散至所述第二半导体区的第二表面层内。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1至图14A是根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图和立体图。