[发明专利]集成电路封装

说明书

一种包括集成电路组件、图案化介电衬层、绝缘包封体及重布线路结构的集成电路封装。集成电路组件包括有源表面及分布于所述有源表面上的导电通孔。图案化介电衬层共形地覆盖集成电路组件的有源表面及导电通孔的侧壁。绝缘包封体包封集成电路组件的侧壁并覆盖图案化介电衬层。绝缘包封体包括平坦顶表面。绝缘包封体的平坦顶表面与导电通孔的顶表面实质上共面。绝缘包封体与导电通孔通过图案化介电衬层间隔开。重布线路结构设置于绝缘包封体的平坦顶表面、导电通孔的顶表面及图案化介电衬层的顶表面上。重布线路结构电性连接至导电通孔。

技术领域

本发明的实施例涉及一种集成电路封装。

背景技术

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的提高来自于最小特征大小的持续减小，此使得能够将更多较小的组件整合至给定区域中。这些较小的电子组件也需要与先前的封装相比利用较小区域的较小的封装。半导体组件的某些较小类型的封装包括方型扁平封装(quad flat package，QFP)、引脚栅阵列(pin grid array，PGA)封装、球栅阵列(ball grid array，BGA)封装等等。

当前，集成扇出型(integrated fan-out，InFO)封装因其紧凑性而正变得日渐流行，且集成扇出型封装的可靠性及制造成本在集成电路(integrated circuit，IC)封装工艺期间受到高度关注。

发明内容

根据本发明的某些实施例，提供一种包括集成电路组件、图案化介电衬层及绝缘包封体的集成电路封装。所述集成电路组件包括有源表面及分布于所述有源表面上的导电通孔。所述图案化介电衬层共形地覆盖所述集成电路组件的所述有源表面及所述导电通孔的侧壁。所述绝缘包封体包封所述集成电路组件的侧壁并覆盖所述图案化介电衬层。所述绝缘包封体包括平坦顶表面。所述绝缘包封体的所述平坦顶表面与所述导电通孔的顶表面实质上共面。所述绝缘包封体与所述导电通孔通过所述图案化介电衬层间隔开。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1至图11说明根据某些实施例的制作集成扇出型封装的工艺流程。

图12是说明根据某些实施例的叠层封装(package-on-package，POP)结构的剖视图。

图13是说明绝缘包封体、导电通孔及图案化介电衬层的放大俯视图。

[符号的说明]

100：晶片

100’：薄化晶片

110、110’、110a：半导体衬底

120：导电垫

130、130a：保护层

132、142、O：接触开口

140、140a：后保护层

150：导电通孔

150S：侧壁

150T：顶表面

160、160a：介电层

160a’：图案化介电衬层

160a1、160a1’、1601：第一介电部

160a2、160a2’、1602：第二介电部

160a3、1603：第三介电部

200：集成电路组件