[发明专利]三维电路及其制造方法

说明书

技术领域

本发明总体上是有关于一种高密度集成电路装置，且特别是有关于一种用于多层(multilevel)三维装置的层间连接件(interlevel connector)的形成方法。

背景技术

在存储器装置的制造中，集成电路上每单位面积的数据量可以是一关键因素。因此，当存储器装置的关键尺寸达到光刻技术的极限时，为了达成更高的储存密度以及较低的每位的成本，已提出用于叠层多层存储单元(memory cell)的技术。

举例来说，在赖(Lai)等人「多层可叠层薄膜晶体管与非门型闪存(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash M emory)」(IEEE Int’l Electron Devices Meeting，11-13Dec.2006)以及在荣格(Jung)等人「使用用于超过30纳米节点的ILD和TANOS结构上的叠层单晶硅层的三维叠层与非门闪存技术(Three Dimensionally Stacke d NAND Flash Memory Technology Using Stacking Single Crystal Si L ayers on ILD and TANOS Structure for Beyond 30nm Node)」(IEEE I nt’l Electron Devices Meeting，11-13Dec.2006)的文献中，薄膜晶体管(thin film transistor)技术应用至电荷捕捉存储器(charge trapping memo ry)。

在约翰逊(Johnson)等人「具有二极管/反熔丝存储单元的三维阵列的512-Mb PROM(512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells)」(IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003)的文献中，交叉点阵列(cross-point array)技术已应用于反熔丝存储器(anti-fuse memory)。亦可参照克利夫斯(Cleeves)的标题为「三维存储器(Three-Dimensional Memory)」的美国专利案第7，081,377号案。

于电荷捕捉存储器技术中提供垂直与非门胞的另一种架构于金(Kim)等人「用于具有VRAT和PIPE的超高密度闪存的新颖三维结构(Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIP E)」(2008Symposium on VLSI Technology Digest of Technical Papers；17-19June 2008；pages 122-123)的文献中。

在三维(three-dimensional；3D)叠层存储器装置中，用于耦接存储单元下层至周边电路(诸如译码器(decorder)、驱动器(driver)等)的导电内联机穿过上层。已形成阶梯(stairstep)结构以适应内联机，使得垂直层间联机可连接至电路的各层着陆区(landing area)上，垂直层间联机延伸至叠层的顶层上的平面以通过金属层中的图案化导体布线(routing)至周边电路。

一种用于制造阶梯结构的减少光刻步骤次数的方法描述于田中(Tana ka)等人「用于超高密度闪存的具有穿孔和插塞工艺的位成本可变技术(B it Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory)」(2007Symposium on VLSI Technology Digest of Technical Papers；12-14June 2007，pages：14-15)的文献中。举例来说，田中在图8中描述了掩模、刻蚀、修整(trim)次序。