[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，以封装层包覆电子元件，并形成线路结构于该封装层的上表面上以电性连接该电子元件，且形成应力平衡层于该封装层的部分下表面上，以通过该应力平衡层的设计，而平衡该封装层上、下表面所受的应力，故能降低该电子封装件的整体结构的翘曲，使后续制程能顺利进行。

技术领域

本发明有关一种封装制程，尤指一种电子封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，发展出芯片尺寸封装件(Chip ScalePackage，简称CSP)的技术，其特征在于该芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。

请参阅图1A至图1D，为现有芯片尺寸封装件1的制法的剖面示意图。

如图1A所示，形成一热化离型胶层(thermal release tape)11于一承载件10上。

接着，置放多个半导体元件12于该热化离型胶层11上，该些半导体元件12具有相对的作用面12a与非作用面12b，各该作用面12a上具有多个电极垫120，且该半导体元件12以该作用面12a黏着于该热化离型胶层11上。

如图1B所示，形成一封装胶体13于该热化离型胶层11上，以包覆该半导体元件12。

如图1C所示，进行烘烤制程以硬化该封装胶体13，而同时该热化离型胶层11因受热后会失去黏性，故可一并移除该热化离型胶层11与该承载件10，以外露该半导体元件12的作用面12a。

如图1D所示，进行线路重布层(Redistribution layer，简称RDL)制程，形成一具有介电层140及线路层141的线路结构14于该封装胶体13与该半导体元件12的作用面12a上，且令该线路结构14电性连接该半导体元件12的电极垫120。

接着，形成一绝缘保护层15于该线路结构14上，且令该绝缘保护层15外露该线路结构14的部分表面，以供结合如焊球的导电元件16。

然而，现有芯片尺寸封装件1的制法中，由于该封装胶体13的热膨胀系数(Coefficient of thermal expansion，简称CTE)与该线路结构14的介电层140的CTE不同且差异甚大，导致两者CTE不匹配(mismatch)，而产生诸多问题。例如，该封装胶体13的CTE约为30ppm/℃，该线路结构14的介电层140的CTE约为60ppm/℃，故于高温制程时，由于CTE不匹配会使该半导体元件12大幅朝向该介电层140的方向弯曲(特别是随着该介电层140的层数增加的情况下弯曲幅度更大)，而使该芯片尺寸封装件1发生翘曲(warpage)，如图1C所示的上凸情况(即该封装胶体13’的虚线轮廓)，导致该芯片尺寸封装件1的平面度不佳。

此外，过大的翘曲也会使该半导体元件12与该线路结构14的线路层141之间的电性连接可靠度(reliability)下降，因而造成良率过低及产品可靠度不佳等问题。例如，该线路结构14与该半导体元件12的电极垫120之间的连接处受损，且当该承载件10的尺寸越大时，各该半导体元件12间的位置公差亦随之加大，而当偏移公差过大时，将使该线路结构14的线路层141无法与该电极垫120连接。

又，翘曲的情况也会造成该半导体元件12发生碎裂，致使产品良率降低。

另外，过大的翘曲会使该芯片尺寸封装件1于制程中发生停摆，甚至后续产品发生可靠度的问题。例如，无法将该芯片尺寸封装件1放入机台开口中，而造成机台操控管理与产量受阻等问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，能降低该电子封装件的整体结构的翘曲，使后续制程能顺利进行。