[发明专利]阵列基板及其制造方法和显示装置

权利要求书

1.一种阵列基板，包括：

像素阵列，所述像素阵列包括多个以矩阵方式排布的像素单元；多条沿所述像素阵列的横向延伸的栅极线；多条沿所述像素阵列的纵向延伸的数据线；和多条沿所述像素阵列的纵向延伸的栅极输出线，与对应的所述栅极线连接；

其特征在于：

所述阵列基板由下至上依次包括第一金属薄膜层、钝化层、第二金属薄膜层、平坦层、第一透明导电层、第一绝缘层、第三金属薄膜层、第二绝缘层和第二透明导电层；所述第一透明导电层和所述第二透明导电层之间形成存储电容；

所述第一绝缘层在所述像素单元开口位置的厚度小于所述第一绝缘层在所述像素单元非开口位置的厚度，或者，所述第一绝缘层仅设置在所述像素单元非开口位置；

相邻两列像素单元之间设置有一个走线区，所述走线区的类型包括第一走线区、第二走线区和第三走线区，每个所述第一走线区设置有一条所述数据线，每个所述第二走线区设置至多一条所述栅极输出线，每个所述第三走线区设置两条所述数据线，所述两条数据线分别位于第二金属薄膜层和第三金属薄膜层，所述两条数据线之间在沿所述像素阵列的横向上的距离小于或等于0；

所述两条数据线之间在沿所述像素阵列的横向上的距离小于0，具体为：所述两条数据线完全重叠或部分重叠设置；

所述两条数据线之间在沿所述像素阵列的横向上的距离等于0，具体为：所述两条数据线并排设置。

2.根据权利要求1所述的阵列基板，其特征在于，位于同一个所述第三走线区的所述两条数据线并排或部分重叠设置时，各个像素单元的开口面积相等。

3.根据权利要求1所述的阵列基板，其特征在于，所述第一走线区、所述第二走线区和所述第三走线区依次交替排布，每个所述第二走线区设置有一条栅极输出线或一条虚拟线，所述虚拟线与所述栅极线绝缘。

4.根据权利要求1所述的阵列基板，其特征在于，所述第二走线区与所述第三走线区相邻设置，每个所述第二走线区设置有一条栅极输出线，除所述第二走线区和所述第三走线区之外的所述走线区，均为所述第一走线区。

5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括数据驱动电路和栅极驱动电路，所述数据驱动电路与所述数据线连接，所述栅极驱动电路与所述栅极输出线连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述栅极驱动电路设置在所述像素阵列的上边框，且所述数据驱动电路设置在所述像素阵列的下边框，或者，所述栅极驱动电路设置在所述像素阵列的下边框，且所述数据驱动电路设置在所述像素阵列的上边框。

7.根据权利要求1所述的阵列基板，其特征在于，所述第一走线区设置的数据线、所述第二走线区设置的栅极输出线和所述第三走线区设置的一条数据线位于同一金属薄膜层。