[发明专利]半导体存储装置

说明书

实施方式是提供一种可减少ZQ校准时间，抑制数据传送限制的半导体存储装置。实施方式的半导体存储装置具备存储单元阵列(10)、将存储在所述存储单元阵列中的数据输出至外部的控制器(300)的第1电路(11)、及对所述第1电路执行校准的第2电路(20)。所述第2电路是在自所述控制器接收到第1命令NormalZQcalCMD时，执行第1模式校准，且在自所述控制器接收到与所述第1命令不同的第2命令SPZQcalCMD时，执行与所述第1模式校准不同的第2模式校准。

相关申请案

本申请享有以日本专利申请2016-161061号(申请日：2016年8月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

半导体存储装置中的数据等的输入输出缓冲器(输入输出电路)的特性是因PVT(Process Voltage Temperature，工艺电压温度)的变动而变化。若该特性偏离适当范围，则高速数据传送变得困难。因此，必须将输入输出电路的特性变化校正后复原到适当范围内。

作为该方法，建议有ZQ(Zero Quotient)校准功能。ZQ校准是通过使用与输入输出电路的信号线连接的终端电阻，而动态地校正输入输出电路的信号线的阻抗。该ZQ校准为维持输入输出电路的信号而被频繁地执行。

然而，在ZQ校准中，无法利用输入输出电路。因此，若频繁地执行ZQ校准，则无法执行输入输出电路所进行的数据传送，导致数据传送受到限制。

发明内容

实施方式是提供一种可减少ZQ校准的时间，抑制数据传送限制的半导体存储装置。

实施方式的半导体存储装置具备存储单元阵列、将存储在所述存储单元阵列中的数据输出至外部的控制器的第1电路、及对所述第1电路执行校准的第2电路。所述第2电路在自所述控制器接收到第1命令时执行第1模式校准，且在自所述控制器接收到与所述第1命令不同的第2命令时执行与所述第1模式校准不同的第2模式校准。

附图说明

图1是表示第1实施方式的存储系统及主机的图。

图2是表示第1实施方式的半导体存储装置的图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的图。

图4是表示第1实施方式的半导体存储装置中的ZQ校准执行电路的一例的图。

图5是表示第1实施方式的半导体存储装置中的上拉电路21A的图。

图6是表示第1实施方式的半导体存储装置中的上拉电路21B的图。

图7是表示第1实施方式的半导体存储装置中的下拉电路21C的图。

图8是表示第1实施方式的半导体存储装置中的ZQ校准时的各种信号的时序图的一例的图。

图9是表示第1实施方式的半导体存储装置中的ZQ校准序列的流程图。

图10(a)、(b)是表示图9的流程图中的各种信号的具体例的时序图。

图11(a)、(b)是表示第1实施方式的半导体存储装置中的命令序列的第1例的图。

图12是表示第1实施方式的半导体存储装置中的命令序列的第1例的图。

图13是表示第1实施方式的半导体存储装置中的命令序列的第2例的图。

图14(a)、(b)是表示第1实施方式的半导体存储装置中的命令序列的第2例的图。

图15是表示第1实施方式的半导体存储装置中的命令序列的第2例的图。