[发明专利]具有对深源极/漏极半导体的后侧互连的集成电路设备

说明书

晶体管单元架构包括前侧和后侧结构两者。晶体管可以包括：一个或多个半导体鳍部，其具有沿着鳍部的沟道部分的侧壁设置的栅极堆叠。蚀刻该鳍部的一个或多个源极/漏极区域，以形成具有在沟道区域以下的深度的凹槽。该凹槽可以贯穿整个鳍部高度。然后将源极/漏极半导体沉积在凹槽内，从而将沟道区域耦合到深源极/漏极。处理晶体管的后侧以显露深源极/漏极半导体材料。一个或多个后侧互连金属喷镀层级可以耦合到晶体管的深源极/漏极。

优先权

本申请要求于2016年12月7日提交的题为“INTEGRATED CIRCUIT DEVICE WITHCRENELLATED METAL TRACE LAYOUT”的PCT专利申请No. PCT/US16/65423的优先权，并且该PCT专利申请通过引用整体地并入本文。

背景技术

几十年来，集成电路（IC）中的晶体管密度已经在遵从摩尔定律的情况下进行增加。然而，由于晶体管结构的横向尺寸随着每一代技术缩小，进一步减小结构尺寸变得越来越困难。

由于z高度（设备厚度）上的减小提供了增加整体设备密度和IC性能的另一途径，三维（3D）缩放现在具有相当大的关注。例如，3D缩放可以以芯片堆叠或封装IC堆叠的形式存在。已知的3D集成技术是昂贵的，并且可能仅提供z高度和设备密度上的逐步改进。例如，芯片的大部分厚度可以是非活性衬底材料。这样的芯片的堆叠可以采用穿衬底通孔（TSV）技术，作为使芯片堆叠垂直互连的手段。TSV通常贯穿20-50 μm或更多的衬底材料，因此通常被限制成微米级的通孔直径。由此，TSV密度被限制成远低于大多数设备（例如，晶体管、存储器）单元的密度。而且，采用TSV技术的芯片堆叠的最终z高度可以比由堆叠设备所采用的实际设备层厚数百微米。

附图说明

在附图中作为示例而非作为限制来图示本文中所述的材料。为了说明的简洁和清楚，各图中图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。另外，在认为适当的情况下，已在各图当中重复附图标记来指示对应的或类似的元件。在各图中：

图1是根据一些实施例的图示了深源极半导体和后侧互连制造方法的流程图；

图2是根据一些实施例的具有衬底上的IC管芯的展开图的衬底的平面图、以及利用深源极/漏极半导体和后侧互连制造的IC管芯上的晶体管单元的平面图；

图3是根据一些实施例的进一步图示了深源极/漏极半导体和后侧互连制造方法的流程图；

图4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C和13A-13C是根据图1和图3中图示的方法的一些实施例的利用深源极/漏极半导体和后侧互连制造的晶体管单元的横截面图；

图14是根据一些实施例的集成电路设备的横截面图，该集成电路设备包括具有穿过源极/漏极半导体的晶体管层，并且其与前侧和后侧互连金属喷镀层级互连。

图15图示了根据实施例的采用具有多个FET的SoC的移动计算平台和数据服务器机器，该多个FET包括深源极/漏极半导体和后侧互连；以及

图16是根据一些实施例的电子计算设备的功能框图。

具体实施方式

参考所附各图来描述一个或多个实施例。虽然详细描绘和讨论了具体配置和布置，但是应该理解这样做仅出于说明性目的。相关领域的技术人员将认识到在不偏离该描述的精神和范围的情况下，其他配置和布置是可能的。对于相关领域的技术人员将显而易见的是，可以在除了在本文中详细描述的内容以外的各种各样其他系统和应用中采用本文中描述的技术和/或布置。