[发明专利]半导体装置及其制造方法

说明书

本发明的实施方式的半导体装置包含衬底、积层体、及柱状部。积层体设置在衬底上，且具有多个第1导电层及多个第1绝缘层。第1导电层与第1绝缘层沿着第1方向交替地设置。柱状部在积层体中沿着第1方向延伸，且包含阻挡层、电荷积蓄层、隧穿层、及半导体层。在与第1方向交叉的第2方向，阻挡层设置在多个第1导电层上及多个第1绝缘层上。电荷积蓄层设置在阻挡层上，隧穿层设置在电荷积蓄层上，半导体层设置在隧穿层上。柱状部包含第1部分、及相对于第1部分设置在衬底侧的第2部分。第2部分在第2方向的尺寸小于第1部分在第2方向的尺寸。阻挡层设置在第2部分的部分厚于阻挡层设置在第1部分的部分。

技术领域

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术

近年来，业界曾经提出将存储器单元三维集成的半导体装置。在这种半导体装置中，通过在绝缘层与导电层交替地积层而成的积层体中形成贯通孔，并在贯通孔的内面上形成可积蓄电荷的存储器层及硅层，而在硅层与导电层间形成存储器单元。

现有技术文献

专利文献

专利文献1：日本特开2010-45314号公报

发明内容

[发明所要解决的问题]

本发明的目的在于提供一种向存储器层积蓄电荷时能够抑制存储器层劣化的半导体装置及其制造方法。

[解决问题的技术手段]

本发明的实施方式的半导体装置包含衬底、积层体、及柱状部。

所述积层体设置在所述衬底上。所述积层体具有多个第1导电层与多个第1绝缘层。所述第1导电层与所述第1绝缘层沿着第1方向交替地设置。

所述柱状部在所述积层体中沿着所述第1方向延伸。所述柱状部包含阻挡层、电荷积蓄层、隧穿层、及半导体层。

所述阻挡层在与所述第1方向交叉的第2方向设置在多个所述第1导电层上及多个所述第1绝缘层上。

所述电荷积蓄层在所述第2方向设置在所述阻挡层上。

所述隧穿层在所述第2方向设置在所述电荷积蓄层上。

所述半导体层在所述第2方向设置在所述隧穿层上。

所述柱状部包含第1部分、及相对于所述第1部分设置在所述衬底侧的第2部分。

所述第2部分在所述第2方向的尺寸小于所述第1部分在所述第2方向的尺寸。

所述阻挡层设置在所述第2部分的部分厚于所述阻挡层设置在所述第1部分的部分。

附图说明

图1是实施方式的一例的半导体装置的剖视图。

图2是实施方式的一例的半导体装置的立体图。

图3(a)、(b)是实施方式的一例的半导体装置的局部放大剖视图。

图4(a)、(b)、(c)是表示实施方式的半导体装置的制造方法的一例的步骤剖视图。

图5(a)、(b)是表示实施方式的半导体装置的制造方法的一例的步骤剖视图。

图6(a)、(b)是表示实施方式的半导体装置的制造方法的一例的步骤剖视图。

图7(a)、(b)是表示实施方式的半导体装置的制造方法的一例的步骤剖视图。

图8(a)、(b)是表示实施方式的半导体装置的制造方法的一例的步骤剖视图。

图9(a)、(b)是表示实施方式的半导体装置的制造方法的一例的步骤剖视图。