[发明专利]一种CDM保护电路结构

说明书

技术领域

本发明涉及一种CDM保护电路结构，尤其涉及一种提高射频电路中，射频信号输入端口的CDM保护能力的方法。

背景技术

随着半导体工艺制成的日益先进，芯片规模越来越大，在工艺加工，运输，测试，应用过程中出现的ESD问题越来越受到重视，特别是大规模芯片的CDM保护设计，更是芯片设计的瓶颈性问题。

在大规模芯片中，数字I/O模块的CDM保护设计比较容易实现，因为数字I/O模块通常使用高压器件，采用两级ESD保护电路，并且直接在硅衬底上生产加工，CDM泄放通路比较顺畅。但是射频端口的CDM保护设计较难，主要原因是：

1)为了提高射频电路的性能，射频电路使用低压器件设计，低压器件的失效电压低；

2)为了保证射频电路的性能，射频电路中的信号接收端到射频端口的阻抗小。

射频端口的ESD保护电路，一般使用电阻，二极管，三极管，MOS管，可控硅管实现，射频信号电压幅值很小(几十mV)，频率较高(几百MHz，或几GHz)，对ESD保护电路的寄生电容要求很高，一般采用二极管作为ESD保护器件，其电路原理图如图1所示，图1是传统射频入端口的ESD保护电路，在HBM事件中，当射频端口对VDD1测试正的ESD脉冲时，泄放通路是正向PD1到VDD1，当射频端口对VSS1测试正的ESD脉冲时，泄放通路是正向PD1到VDD1，VDD1到VSS1的ESD power clamp，当射频端口对VDD1测试负的ESD脉冲时，泄放通路是VDD1到VSS1的ESD power clamp，然后通过正向的ND1，当射频端口对VSS1测试负的ESD脉冲时，泄放通路是正向ND1，PD2和ND2的作用是钳位A点的电位，使得A点电位小于内部电路的失效电压。

这种结构虽然HBM没有问题，但是CDM保护效果不好。如图2所示是传统射频输入端口的ESD保护电路的版图截面图，其中ND3是DNW和Psub间的寄生二极管，位于PM下面。ND4是DNW和Psub间的寄生二极管，PD3是PW和DNW间的寄生二极管，ND4和PD3都位于NM下面。当衬底充满正的静电电荷时，因为NM在DNW中，ND4正向开启，PD3反向关闭，没有直接到射频端口的通路，NM的栅氧不会损坏。但是PM的NW衬底和DNW连接，PM的gate接隔直电容，ND3正向开启，隔直电容连接射频端口，如果隔直电容较大，在CDM事件中等效阻抗较小，PM的gate容易损坏。

发明内容

本发明的首要目的，在于提供一种CDM保护电路结构，提高射频电路中，射频信号输入端口的CDM保护能力。

其主要为在第一级ESD保护电路中，使用对电源的双向低触发的ESD保护电路(ESD clamp1)，同时使用对地的双向低触发的ESD保护电路(ESD clamp2)。在第二级ESD保护电路中，使用对电源的双向低触发的ESD保护电路(ESD clamp3)，同时使用对地的双向低触发的ESD保护电路(ESD clamp4)。在CDM事件中，各个节点间都有ESD泄放通路。

当芯片充满正的静电电荷，射频信号输入端口接地时，静电电流从芯片内部流向射频信号输入端口。大部分的静电电荷通过射频信号输入端口和VSS1间的ESD clamp2，VDD1和射频信号输入端口间的ESD clamp1泄放，节点A和VSS2间的ESD clamp4，VDD2和节点A的ESD clamp3的作用是钳位A点的电位，使得此电位小于内部电路的失效电压。

当芯片充满负的静电电荷，射频信号输入端口接地时，静电电流从射频信号输入端口流向芯片内部。大部分的静电电荷通过射频信号输入端口和VSS1间的ESD clamp2，VDD1和射频信号输入端口间的ESD clamp1泄放，节点A和VSS2间的ESD clamp4，VDD2和节点A的ESD clamp3的作用是钳位A点的电位，使得此电位小于内部电路的失效电压。

与现有技术相比，本发明有如下优点：

在不增加寄生电容的前提下，在CDM事件中，各个节点间都有ESD泄放通路，提高了射频电路中，射频信号输入端口的CDM保护能力。

附图说明

下面结合附图，对本发明进行详细描述

图1传统的射频信号输入端口的ESD保护电路原理图；

图2传统的射频信号输入端口的ESD保护电路的版图截面图；

图3本专利描述的射频信号输入端口的ESD保护电路原理图；

图4本专利描述的基于二极管的射频输入端口的ESD保护电路原理图；