[发明专利]超结器件

说明书

本发明公开了一种超结器件，包括：由交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；沟道区，缓冲层；漏区由缓冲层底部的半导体衬底组成；源区形成于沟道区表面；漂移区和沟道区以及第二导电类型柱形成寄生体二极管；缓冲层由第一和第二缓冲子层叠加形成，第二缓冲子层的掺杂浓度低于第一导电类型柱的掺杂浓度，通过调节第二缓冲子层的掺杂浓度提高超结器件的反向恢复的软度因子；第一缓冲子层的掺杂浓度高于第二缓冲子层的掺杂浓度，通过调节第一缓冲子层的掺杂浓度来保持或降低超结器件的比导通电阻。本发明能提高反向恢复的软度因子以及降低器件的成本和降低器件的比导通电阻，能提高器件的击穿电压。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种超结(super junction)器件。

背景技术

超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结MOSFET为例进行介绍。由图1可知，N型超结器件包括：

多晶硅栅1，厚度通常在之间。多晶硅栅1的顶部会通过接触孔连接到由正面金属层组成的栅极。

栅氧化层2，用来是实现多晶硅栅1和沟道的隔离，栅氧化层2的厚度决定了多晶硅栅1的耐压，通常为了保证一定的多晶硅栅1的耐压，栅氧化层2的厚度一般大于

源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm²以上。源区3的顶部会通过接触孔连接到由正面金属层组成的源极。

P型沟道区5，P型沟道区5的掺杂剂量通常是在5e13/cm²～1e14/cm²之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被多晶硅栅1覆盖的P型沟道区5的表面用于形成沟道。

空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。

N型外延层7，其掺杂的体浓度通常是在1e15/cm³～5e16/cm³之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。

P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。

P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。

N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm³以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。

N型缓冲层(Buffer)8形成于所述超结结构和高掺杂的所述半导体衬底9之间，N型缓冲层8主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底9的杂质原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型外延层7的掺杂浓度基本保持一致。