[发明专利]半导体器件及其制造方法

说明书

本发明的实施例提供了半导体器件及其制造方法。半导体器件包括设置在衬底上方的第一沟道层、设置在衬底上方的第一源极/漏极区域、设置在每个第一沟道层上并且包裹每个第一沟道层的栅极介电层以及设置在栅极介电层上并且包裹每个第一沟道层的栅电极层。第一沟道层的每个均包括由第一半导体材料制成的半导体线。半导体线延伸至第一源极/漏极区域。第一源极/漏极中的半导体线由第二半导体材料包裹围绕。

相关申请的交叉引用

本申请要求于2015年11月30日提交的美国临时专利申请第62/261,267号的优先权，其全部内容结合于此作为参考。

技术领域

本发明的实施例涉及半导体集成电路，并且更具体地涉及具有全环栅结构的半导体器件及其制造方法。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极鳍式场效应晶体管(FET)(包括fin FET(Fin FET)和全环栅(GAA)FET)的三维设计的发展。在Fin FET中，栅电极邻近于沟道区域的三个侧面，同时栅极介电层介于栅电极和沟道层之间。因为栅极结构在三个侧面上围绕(包裹)鳍，因此该晶体管实质上具有控制流经鳍或沟道区域的电流的三个栅极。不幸地，第四侧，该沟道的底部远离栅电极因此不在栅极的紧密控制之下。相反地，在GAA FET中，沟道区域的所有侧面均由栅电极围绕，由于更陡的亚阈值摆幅(SS)和更小的漏极感应势垒降低(DIBL)，这使得沟道区域中的耗尽更为充分并且引起了更小的短沟道效应。

随着晶体管尺寸按比例不断缩小至亚10至15nm技术节点，需要GAA FET的进一步改进。

发明内容

根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化成鳍结构；在所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分保持暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；去除所述鳍结构的所述源极/漏极区域中的所述第二半导体层，从而使得所述源极/漏极区域中的所述第一半导体层暴露并且彼此间隔开；使所述沟道区域中的所述第二半导体层在垂直于所述第一方向的第二方向上向内朝着所述牺牲栅极结构凹进；在所述源极/漏极区域中的暴露的所述第一半导体层上形成外延源极/漏极结构，从而使得所述外延源极/漏极结构包裹在所述源极/漏极区域中的暴露的所述第一半导体层的每个的周围；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；在去除所述牺牲栅极结构之后，去除所述鳍结构的暴露的所述沟道区域中的所述第二半导体层，从而暴露所述沟道区域中的所述第一半导体层；以及在所述沟道区域中的暴露的所述第一半导体层周围形成栅极介电层和栅电极层。