[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上形成高掺杂多晶硅层和图形化的硬掩膜层；以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行离子掺杂，以提高所述高掺杂多晶硅层未被所述硬掩膜层遮蔽的部分的蚀刻阻抗；以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层；执行亲水性处理，以提高图形化的所述高掺杂多晶硅层表面的亲水性；执行湿法工艺去除蚀刻残余物。该制作方法可以获得良好的局部深度差异以及浮栅剖面，同时具有高的湿法性能，且不会造成浮栅损伤。该半导体器件和电子装置具有类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，半导体器件的密度越来越大，关键尺寸越来越小，自对准双重构图(self-aligned double patterning，SADP)工艺是目前的193nm ArF光刻技术最优选择。对于图形密度大的器件常常会用到自对准双重构图，例如NAND(与非门)快闪存储器存储单元的制作，一般采用自对准双重构图来进行有源区硬掩膜刻蚀。

在NAND器件中，为了获得好的WAT(wafer acceptance test晶圆准许测试)，高掺杂多晶硅(High doped Poly)广泛用作控制栅/浮栅材料层，但是高掺杂多晶硅显示出较低的蚀刻和湿法工艺阻抗，这会导致有源区硬掩膜蚀刻时剖面控制挑战很大。一方面，由于蚀刻阻抗降低，需要在密集区/稀疏区局部深度差异效应和浮栅剖面之间平衡，因为如果采用可以获得垂直浮栅剖面的蚀刻程式recipe)，则局部深度差异变差(bad loading)，即稀疏区(ISO)已经完成浮栅的蚀刻过程，而密集区还未完成。如果采用可以获得好的局部深度差异(密集区和稀疏区的蚀刻速度和蚀刻深度接近)的蚀刻程式，则会出现凸肚形浮栅剖面(bowing FG profile)。另一方面，由于湿法阻抗降低，需要在多晶硅损伤和湿法性能之间平衡，因为如果采用可以保证更好的湿法性能的蚀刻程式，则会导致更严重的凸肚形浮栅剖面以及严重的关键尺寸缩小；如果采用可以保持线性剖面和关键尺寸的湿法工艺程式，则湿法性能不够，且会导致随机的多晶硅损伤(蚀刻残余物与空气反应形成氢氟酸等产物，损伤多晶硅)。此外，在进行多晶硅底部蚀刻(过蚀刻)过程中，也容易造成多晶硅损伤。

因此，为了获得更好地浮栅蚀刻效果，有必要提出一种新的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以获得良好的局部深度差异以及浮栅剖面，同时具有高的湿法性能，且不会造成浮栅损伤。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上形成高掺杂多晶硅层和图形化的硬掩膜层；以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行离子掺杂，以提高所述高掺杂多晶硅层未被所述硬掩膜层遮蔽的部分的蚀刻阻抗；以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层；执行亲水性处理，以提高图形化的所述高掺杂多晶硅层表面的亲水性；执行湿法工艺去除蚀刻残余物。

进一步地，以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行碳离子注入。

进一步地，采用带状离子束注入工艺执行所述碳离子注入。