[发明专利]集成芯片系统及其形成方法

说明书

优先权

本申请要求于2015年11月4日提交的、标题为“集成芯片系统及其形成方法”的美国临时申请62/250，963号的权益，该申请的全部内容结合于此作为参考。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体封装件以及形成半导体封装件的方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速发展。在大多数情况下，这种集成度的提高源自最小特征尺寸的反复减小(例如，将半导体工艺节点朝着亚20nm节点缩减)，这使得更多的部件集成在给定的区域内。随着近来对小型化、更高速度和更大带宽以及更低的功耗和更低的等待时间的需求的增长，也增长了对于更小且更具创造性的半导体管芯的封装技术的需求。

随着半导体技术进一步发展，出现了作为以进一步减小半导体器件的物理尺寸的有效可选方式的堆叠式半导体器件(如，3D集成电路(3DIC))。在堆叠的半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等有源电路。两个或更多的半导体晶圆可安装在彼此的顶部上，以进一步减小半导体器件的形状因数。

可以通过合适的接合技术将两个半导体晶圆或管芯接合在一起。常用的接合技术包括直接接合、化学激活接合、等离子体激活接合、阳极接合、共晶接合、玻璃浆料接合、粘合剂接合、热压接合、反应接合等。可以在堆叠的半导体晶圆之间提供电连接。堆叠的半导体器件可以提供更高密度且同时具有更小的形状因数，并且允许性能的改善和较低的功耗。

发明内容

根据本发明的一个方面，提供了一种形成半导体封装件的方法，包括：将第一管芯附接至第一载体；在所述第一管芯周围沉积第一隔离材料；在沉积所述第一隔离材料后，将第二管芯接合至所述第一管芯，其中，接合所述第二管芯至所述第一管芯包括形成介电质-介电质的接合；去除所述第一载体；以及在所述第一管芯的与所述第二管芯相对的一侧上形成扇出式再分布层(RDL)，其中，所述扇出式RDL电连接至所述第一管芯和所述第二管芯。

根据本发明的另一个方面，提供了一种方法，包括：将第一管芯附接至第一载体；沿着所述第一管芯的侧壁延伸形成第一隔离材料；在所述第一管芯和所述第一隔离材料上方形成接合层；将第二管芯直接接合至所述接合层；沿着所述第二管芯的侧壁延伸形成第二隔离材料；在所述第二管芯的上方附接第二载体；去除所述第一载体；形成延伸通过所述第一隔离材料并且电连接至所述第二管芯的通孔(TV)；以及在所述第一管芯的与所述第二管芯相对的一侧上形成扇出式再分布层(RDL)，其中，所述扇出式RDL电连接至所述第一管芯和所述通孔。

根据本发明的又一方面，提供了一种半导体封装件，包括：第一管芯；第一隔离材料，设置在所述第一管芯周围；接合层，位于所述第一管芯和所述第一隔离材料上方；第二管芯，直接接合至所述接合层，其中，所述第二管芯包括设置在介电层中的导电部件；第二隔离材料，设置在所述第二管芯周围；通孔，延伸穿过所述第一隔离材料和所述接合层以接触所述第二管芯中的所述导电部件；以及扇出式再分布层(RDL)，位于所述第一管芯的与所述第二管芯相对的一侧上，其中，所述扇出式RDL电连接至所述第一管芯和所述通孔。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。

图1至图9和图10A至图10C示出了根据一些实施例的形成半导体封装件的各个中间阶段的截面图。

图11A和图11B示出了根据一些实施例的具有伪管芯的半导体封装件的截面图。

图12示出了根据一些实施例的具有共形隔离材料的半导体封装件的截面图。

图13示出了根据一些其它实施例的具有暴露的管芯的半导体封装件的截面图。

图14至图19示出了根据一些其它实施例的形成半导体封装件的各个中间阶段的截面图。

图20至图24示出了根据一些其它实施例的形成半导体封装件的各个中间阶段的截面图。

图25A和图25B示出了根据一些实施例的具有伪管芯的半导体封装件的截面图。

图26至图30示出了根据一些其它实施例的形成半导体封装件的各个中间阶段的截面图。