[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在所述半导体衬底上形成栅极叠层和包围所述栅极叠层的层间介电层；在所述层间介电层上形成抗反射层和图形化的光刻胶层；沿第一方向对所述图形化的光刻胶层进行修饰处理；以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻；以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。该制作方法可以提高接触孔图形化良率和器件性能。该半导体器件和电子装置具有类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非挥发性、耐久性以及快速的存取时间而在移动装置中被广泛地使用。

随着NOR(“或非”型电子逻辑门)型快闪存储器技术进入45nm及以下技术节点，漏极空间成为继续缩小的关键瓶颈，这是因为小间距的接触孔阵列图形化的难度很大，自对准接触(self-aligned-contact，简称为SAC)工艺通过导入具有光刻友好的钨源线的对称的源漏布图来解决这一缩小瓶颈。

SAC工艺的基本原理如图1A和图1B所示，在半导体衬底100上形成栅极氧化层101、栅极102和硬掩膜层103组成的栅极叠层，在栅极叠层的侧壁上形成间隙壁和蚀刻停止层104，然后形成层间介电层105，然后在层间介电层105上形成光刻胶层106，光刻胶层106定义出接触孔的图案，然后以光刻胶层106为掩膜蚀刻层间介电层105形成接触孔107，在蚀刻过程中沿栅极叠层自对准进行并停止在硬掩膜层103和间隙壁104上，接触孔宽度由栅极间距限定而不是光刻胶层106，因此光刻胶层106的图案相比接触孔107可以具有较大尺寸，也即采用目前的光刻技术即可获得更小尺寸的接触孔。

用于NOR型快闪存储器接触孔的SAC工艺的示意性版图如图2A所示，光刻胶图形化后的SEM照片如图2B所示，其中光刻胶层PR遮蔽不用于形成接触孔的区域，然后以PR为掩膜通过自对准工艺即可形成漏极接触和源极接触，其中，漏极接触为孔状，源极接触为沟槽状，源极接触和漏极接触对称分布。

然而，事实证明即使采用SAC工艺，这种结构的接触孔形成仍然是极具挑战的，这是因为孔/沟槽密度很大，这导致在光刻和/蚀刻中出现很多问题，进而导致接触孔形成失败。

因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，在所述半导体衬中形成隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成栅极叠层，在所述栅极叠层两层的半导体衬底中形成源极和漏极，在所述半导体衬底上形成包围所述栅极叠层的层间介电层；在所述层间介电层上形成抗反射层和图形化的光刻胶层；沿第一方向对所述图形化的光刻胶层进行修饰处理，以改善所述图形化的光刻胶层在所述第一方向上的剖面；以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻，以改善所述图形化的抗反射层在所述第二方向上的关键尺寸；以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。