[发明专利]层叠存储器件和半导体存储系统

说明书

提供了一种层叠存储器件，其包括基底裸片和多个核心裸片。基底裸片可以包括：弱单元地址储存单元，用于储存弱单元地址；串行化单元，用于选择弱单元地址中的至少一个作为目标弱单元地址，将选中的目标弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；去串行化单元，用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及刷新控制单元，用于选择并行弱单元地址或基于刷新信号产生的刷新地址，以及输出目标地址。

相关申请的交叉引用

本申请要求2015年11月23日提交的申请号为10-2015-0163773的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及适用于执行刷新操作的层叠存储器件。

背景技术

通常，诸如DRAM或者DDR SDRAM的易失性存储器件周期性地执行刷新操作，以防止储存在存储单元中的数据丢失。

刷新操作可以在自动刷新模式或者自刷新模式下执行。在自动刷新模式下，在存储器件的正常操作期间，存储器件响应于从外部源施加的刷新命令来执行刷新操作。在自刷新模式下，当存储器件不操作(例如，在省电模式下)时，存储器件响应于内部产生的刷新命令信号来执行刷新操作。

当少数单元的刷新特性恶化时，尽管DRAM的总体刷新特性不受到该恶化的影响，但是总体刷新性能会因少数单元而降低。已经提出了各种方法用于刷新具有比基于DRAM的设计规范的刷新周期tREF短的数据保持时间的一个或更多个单元。在下文中，这种单元被称作为弱单元。

二维(2D)结构已经用作传统封装技术，在二维结构中，具有集成电路的多个半导体芯片使用导线或凸块而被设置在印刷电路板(PCB)上。随着半导体存储器技术的迅速发展，用于半导体集成器件的封装技术需要高集成度和高性能。因而，已经开发了各种技术用于获得其中多个半导体芯片垂直地层叠的三维(3D)结构。

在具有三维结构的层叠存储器件中，多个存储芯片可以垂直地层叠。沿垂直方向层叠的半导体芯片被安装在半导体封装体的衬底上，并且半导体芯片可以经由多个穿通芯片通孔(例如，穿通硅通孔(TSV))而彼此电耦接。

这种层叠存储器件还需要用于刷新弱单元的方法。

发明内容

本发明的各种实施例针对一种层叠存储器件，其包括层叠的基底裸片和多个核心裸片，其中，用于储存弱单元地址的一个或更多个电路设置在基底裸片的外部区域，而不是基底裸片的中心区域。

此外，各种实施例针对一种层叠存储器件，其包括层叠的基底裸片和多个核心裸片，并且经由串行化-去串行化电路而在基底裸片的中心区域与外部区域之间传送信号。

在一个实施例中，提供了一种包括基底裸片和多个核心裸片的层叠存储器件。基底裸片可以包括：弱单元地址储存单元，适用于储存弱单元地址；串行化单元，适用于基于弱单元刷新模式信号和管道控制信号来选择从弱单元地址储存单元提供的至少一个弱单元地址作为目标弱单元地址，将选中的目标弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；去串行化单元，适用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；刷新控制单元，适用于选择并行弱单元地址或基于刷新信号产生的刷新地址，以及输出用于刷新操作的目标地址；以及管道控制单元，适用于基于刷新信号来产生被连续激活预定次数的管道控制信号。