[发明专利]支持带三个源操作数的加法指令的处理器及含该指令的介质

说明书

本申请是申请号为201010618037.2、申请日为2010年12月21日、发明名称为“用于将三个源操作数相加的加法指令”的发明专利申请的分案申请。

技术领域

各种不同实施例涉及加法指令、执行这些指令的方法、用于执行这些指令的执行单元、或纳入此类执行单元的设备。具体而言，各种不同实施例涉及用于执行带进位的三路加法的加法指令、执行这些指令的方法、用于执行这些指令的执行单元、或纳入此类执行单元的设备。

背景技术

指令集架构(ISA)中通常包括加法指令。加法指令允许设备将数据相加或求和。

已知加法指令包括加法指令ADD以及带进位加法指令ADC，这两者皆在64and IA-32Architectures Software Developer’s Manual Volume 2A: Instruction Set Reference,A-M,Order Number:253666-032US,September 2009 (64和IA-32架构软件开发者手册第2A卷：指令集参考，A-M，序号： 253666-032US，2009年9月)以及各种旧手册中描述。

ADD和ADC指令各自仅能将两个操作数相加。在某些情形中，这可能具有缺点。

由于快速和高效处理数据的重要性，新的和不同的加法指令将是有用的。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1是处理加法指令的一实施例的方法的实施例的流程框图。

图2是指令处理装置的示例实施例的框图。

图3是示出可用于存储加法指令的实施例的总和的寄存器和多个标志的组合的实施例的框图。

图4示出适用于各个实施例的各种无符号整数数值数据类型。

图5是对带标志加法指令的实施例作出响应的执行单元的实施例的框图。

图6示出表示具有多个标志的标志寄存器的示例实施例的EFLAGS寄存器。

图7示出合适的32位通用寄存器集的示例实施例。

图8示出合适的64位通用寄存器集的示例实施例。

图9示出表示加法指令的特定示例实施例的ADD3指令的描述。

图10示出表示加法指令的特定示例实施例的ADD3指令的伪代码中的操作。

图11示出表示带标志加法指令的特定示例实施例的ADOC3指令的描述。

图12示出表示带标志加法指令的特定示例实施例的ADOC3指令的伪代码中的操作。

图13示出256位无符号整数的实施例，其被存储为各自存储在四个相应寄存器之一中的4个四字无符号整数。

图14示出256位四字无符号整数乘以64位无符号整数的乘法，以及用 ADD/ADC指令进行相关联部分积的求和。

图15示出256位四字无符号整数乘以64位无符号整数的乘法，以及用根据一个或多个实施例的ADD3/ADOC3指令进行相关联部分积的求和。

图16是具有与整数乘法指令的隐式目标操作数相同的隐式源操作数的加法指令的实施例的框图。

图17是合适的计算机系统的第一示例实施例的框图。

图18是合适的计算机系统的第二示例实施例的框图。

具体实施方式

在以下描述中，阐述了众多具体细节，诸如指令实现细节、数据类型、寄存器类型、寄存器安排、处理器类型、系统配置等。然而应理解，本发明的实施例在没有这些具体细节的情况下也可实践。在其他实例中，公知的电路、结构和技术未被详细示出以免混淆对本描述的理解。

各实施例涉及能够将三个操作数相加在一起的新且有用的加法指令。其他实施例涉及用于执行这些加法指令的执行单元。再其他实施例涉及具有此类执行单元或能够执行此类指令的通用处理器、专用处理器、控制器、或其他逻辑器件或指令处理装置。进一步的实施例涉及存储在盘、存储器、或其他有形机器可读介质上的加法指令。

图1是处理加法指令的实施例的方法100的实施例的流程框图。在各种实施例中，该方法可由通用处理器、专用处理器(例如，图形处理器或数字信号处理器)、硬件加速器(例如，加密加速器)、或其他类型的逻辑器件或指令处理装置来执行。

在框102，可在处理器或其他指令处理装置上接收加法指令。加法指令可指示第一源操作数、第二源操作数和第三源操作数。