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[发明专利]用于点积操作的系统、方法和装置-CN201780086894.2有效
发明人： R·凡伦天;D·鲍姆;Z·斯波伯;J·考博尔;E·乌尔德-阿迈德-瓦尔;B·L·托尔;M·J·查尼;M·阿德尔曼;B·泽维;A·海内克;S·卢巴诺维奇 -专利权人：英特尔公司
申请日： 2017-07-01 - 公布日： 2023-09-19 - 主分类号： G06F9/30 文献下载
摘要：本文中详述的实施例涉及矩阵操作。例如，详述了对矩阵(片)点积操作的指令支持的实施例。示例性指令包括：计算有符号字的点积，并利用饱和累加在双字中；计算字节的点积，并利用饱和累加到双字中，其中，输入字节可以是有符号或无符号的，并且双字累加具有输出饱和；等等。
用于操作系统方法装置

[发明专利]浮点舍入处理器、方法、系统和指令-CN201810527017.0有效
发明人： J·C·三额詹;C·S·安德森;R·凡伦天;B·L·托尔;A·格雷德斯廷;S·卢巴诺维奇;B·艾坦 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2023-08-22 - 主分类号： G06F9/30 文献下载
摘要：一方面，方法包括接收浮点舍入指令。浮点舍入指令指示一个或多个浮点数据元素的源，指示小数点之后一个或多个浮点数据元素中的每一个被舍入至的分数位的数量，并且指示目的地存储位置。响应于浮点舍入指令，结果被存储在目的地存储位置中。结果包括一个或多个经舍入的结果浮点数据元素。一个或多个经舍入的结果浮点数据元素中的每一个包括源中相应的位置中已经被舍入到所指示数量的分数位的浮点数据元素中的一个。公开了其它方法、装置、系统和指令。
浮点处理器方法系统指令

[发明专利]用于指令处理的处理器核、方法和系统-CN201910549000.X有效
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;J·考博尔;B·L·托尔;M·J·查尼 -专利权人：英特尔公司
申请日： 2011-12-23 - 公布日： 2023-07-28 - 主分类号： G06F9/30 文献下载
摘要：一种装置，包括用于执行第一指令和第二指令的执行单元。该执行单元包括输入寄存器空间，该输入寄存器空间用于存储在执行第一指令时要复制的第一数据结构，且用于存储在执行第二指令时要复制的第二数据结构。第一和第二数据结构均是紧缩数据结构。第一紧缩数据结构的数据值是第二紧缩数据结构的数据值的两倍大。该执行单元还包括复制逻辑电路，用于在执行第一指令时复制第一数据结构以创建第一复制数据结构，并用于在执行第二数据指令时复制第二数据结构以创建第二复制数据结构。该执行单元还包括掩码逻辑电路，用于在第一粒度下对第一复制数据结构进行掩码操作，并在第二粒度下对第二复制数据结构进行掩码操作。第二粒度是第一粒度的一半。
用于指令处理处理器方法系统

[发明专利]在不同的粒度水平下对数据值进行广播和掩码的指令执行-CN202310408972.3在审
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;J·考博尔;B·L·托尔;M·J·查尼 -专利权人：英特尔公司
申请日： 2011-12-23 - 公布日： 2023-07-11 - 主分类号： G06F9/30 文献下载
摘要：公开了在不同的粒度水平下对数据值进行广播和掩码的指令执行。一种装置，包括用于执行第一、第二指令的执行单元。执行单元包括输入寄存器空间，用于存储在执行第一指令时要复制的第一紧缩数据结构，且用于存储在执行第二指令时要复制的第二紧缩数据结构。第一紧缩数据结构的数据值是第二紧缩数据结构的数据值的两倍大。执行单元还包括复制逻辑电路，用于在执行第一指令时复制第一数据结构以创建第一复制数据结构，并用于在执行第二数据指令时复制第二数据结构以创建第二复制数据结构。执行单元还包括掩码逻辑电路，用于在第一粒度下对第一复制数据结构进行掩码操作，并在第二粒度下对第二复制数据结构进行掩码操作。第二粒度是第一粒度的一半。
不同粒度水平数据进行广播掩码指令执行

[发明专利]用于在基于处理器的系统中运行时检查存储器标签的方法、设备和系统-CN202180068019.8在审
发明人： B·C·查芬;B·L·托尔;J·C·佩里;N·阿布莱奈恩 -专利权人：安培计算有限责任公司
申请日： 2021-08-04 - 公布日： 2023-06-27 - 主分类号： G06F12/0862 文献下载
摘要：一种数据处理系统包含存储数据路径，所述存储数据路径被配置成在存储操作中对与存储器中的高速缓存线相关联的存储地址执行标签检查。所述存储数据路径包含高速缓存查找电路，所述高速缓存查找电路被配置成预加载要在所述存储操作中更新的存储高速缓存线，其中所述存储高速缓存线包括所述存储器中的要在所述存储操作中更新的所述高速缓存线。所述存储数据路径还包含标签检查电路，所述标签检查电路被配置成将与所述存储地址相关联的存储地址标签和与所述存储操作相关联的存储操作标签进行比较。所述数据处理系统可以包含加载数据路径，所述加载数据路径被配置成通过将与加载地址相关联的加载地址标签和与加载操作相关联的加载操作标签进行比较，在所述加载操作中对所述存储器中的加载高速缓存线执行标签检查。
用于基于处理器系统运行检查存储器标签方法设备

[发明专利]位范围隔离指令、方法和装置-CN201811018767.1有效
发明人： M·洛克西金;E·玛乌林;B·L·托尔;M·G·迪克森;S·P·米莱克斯;D·L·克赖泽尔;E·M·乌尔德-阿迈德-瓦尔;V·戈帕尔 -专利权人：英特尔公司
申请日： 2010-12-21 - 公布日： 2023-06-20 - 主分类号： G06F9/30 文献下载
摘要：本申请涉及位范围隔离指令、方法和装置，并揭示了一种处理元件和芯片组系统。所述处理元件接收指示源操作数和目标操作数的指令。响应于该指令将结果储存在目标操作数中。该结果操作数可具有：(1)第一位范围，具有由该指令显式指定的第一端，其中各个位的值与源操作数在相应位置中的位的值相同；以及(2)第二位范围，不管源操作数在相应位置中的位的值如何，其所有位都具有相同值。在不在源操作数的相应位置中相对于这些有相同值的位来移动结果的第一范围的情况下，可完成该指令的执行，而不管第一位范围在结果中的位置如何。
范围隔离指令方法装置

[发明专利]用于片矩阵乘法和累加的系统、方法和装置-CN202310280501.9在审
发明人： R·凡伦天;Z·斯波伯;M·J·查尼;B·L·托尔;R·拉波波特;S·什沃茨曼;D·鲍姆;I·亚诺弗;E·乌尔德-阿迈德-瓦尔;M·阿德尔曼;J·考博尔;Y·戈比尔;S·卢巴诺维奇 -专利权人：英特尔公司
申请日： 2017-07-01 - 公布日： 2023-05-23 - 主分类号： G06F17/16 文献下载
摘要：本申请公开了用于片矩阵乘法和累加的系统、方法和装置。具体而言，讨论了矩阵(片)乘法累加和负版本矩阵(片)乘法累加。例如，在一些实施例中，详述了：解码电路，用于对指令解码，该指令具有用于操作码、第一源矩阵操作数的标识符、第二源矩阵操作数的标识符、以及源/目的地矩阵操作数的标识符的字段；以及执行电路，用于执行经解码的指令以：将所标识的第一源矩阵操作数乘以所标识的第二源矩阵操作数；将乘法的结果加到所标识的源/目的地矩阵操作数；以及将加法的结果存储在所标识的源/目的地矩阵操作数中并将所标识的源/目的地矩阵操作数的未配置列归零。
用于矩阵乘法累加系统方法装置

[发明专利]缓解处理器中的返回堆栈缓冲区旁侧信道攻击-CN202180057381.5在审
发明人： B·C·查芬;B·L·托尔;M·S·秦 -专利权人：安培计算有限责任公司
申请日： 2021-08-04 - 公布日： 2023-05-12 - 主分类号： G06F9/38 文献下载
摘要：缓解处理器中的返回堆栈缓冲区旁侧信道攻击。检测所述处理器中的旁侧信道攻击或来自函数调用的返回中的故障包含接收指示与所述返回相关联的异常级别的返回异常级别指示(或例如，返回安全级别指示)，以及将与所述返回相关联的所述异常级别同与所述返回地址相关联的所述异常级别(或安全级别)进行比较。可结合返回指示接收返回异常级别指示符。所述处理电路存取指示所述函数调用的所述返回地址的返回堆栈缓冲区的第一条目，并且还存取与所述返回地址相关联的异常级别。所述处理电路将与所述返回地址相关联的所述异常级别同与所述返回相关联的所述异常级别进行比较以确定是否在指令流的预测中使用所述返回地址。
缓解处理器中的返回堆栈缓冲区旁侧信道攻击

[发明专利]用于转换后备缓冲器中的多个页面大小的灵活存储和优化搜索-CN202080088748.5在审
发明人： G·V·H·莱明三世;J·G·法沃尔;S·J·卓丹;J·C·佩利;B·L·托尔 -专利权人：安帕尔电脑有限责任公司
申请日： 2020-12-17 - 公布日： 2022-10-18 - 主分类号： G06F12/1027 文献下载
摘要：本发明公开了一种包括支持多个页面大小的统一转换后备缓冲器（TLB）的存储器管理单元（MMU）。在一个方面，所述MMU被进一步配置为存储和动态更新与所述多个页面大小中的每一个相关联的页面大小驻留元数据。所述页面大小驻留元数据可以包括最新近使用的（MRU）页面大小数据和/或用于每个页面大小的计数器，所述计数器指示有多少所述页面大小的页面驻留在所述统一TLB中。所述统一TLB被配置为基于所述页面大小驻留元数据来确定对所述多个页面大小中的至少一个页面大小子集执行TLB查找的顺序。
用于转换后备缓冲器中的页面大小灵活存储优化搜索

[发明专利]用于点积操作的系统、方法和装置-CN202210487117.1在审
发明人： R·凡伦天;D·鲍姆;Z·斯波伯;J·考博尔;E·乌尔德-阿迈德-瓦尔;B·L·托尔;M·J·查尼;M·阿德尔曼;B·泽维;A·海内克;S·卢巴诺维奇 -专利权人：英特尔公司
申请日： 2017-07-01 - 公布日： 2022-07-29 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了用于点积操作的系统、方法和装置。本文中详述的实施例涉及矩阵操作。例如，详述了对矩阵(片)点积操作的指令支持的实施例。示例性指令包括：计算有符号字的点积，并利用饱和累加在双字中；计算字节的点积，并利用饱和累加到双字中，其中，输入字节可以是有符号或无符号的，并且双字累加具有输出饱和；等等。
用于操作系统方法装置

[发明专利]用于从通用寄存器向向量寄存器进行广播的装置和方法-CN201810312051.6有效
发明人： E·乌尔德-阿迈德-瓦尔;R·凡伦天;J·考博尔;B·L·托尔;M·J·查尼;Z·斯波伯;A·格雷德斯廷 -专利权人：英特尔公司
申请日： 2011-12-23 - 公布日： 2022-07-12 - 主分类号： G06F9/54 文献下载
摘要：描述了用于从通用源寄存器向向量寄存器进行广播的装置和方法。例如，根据一个实施例的处理器包括：解码电路，用于解码指令，所述指令具有用于标识源操作数的第一字段以及用于标识目的地操作数的第二字段；执行电路，耦合到所述解码电路，其中所述执行电路用于执行经解码的指令以：标识所标识源操作数内要存储在所标识目的地操作数中的数据元素位置；将存储在所标识的数据元素位置中的数据广播到所标识目的地操作数的至少一个数据元素位置。
用于通用寄存器向量进行广播装置方法

[发明专利]用于混洗浮点或整数值的装置和方法-CN202210215079.4在审
发明人： R·凡伦天;E·乌尔德-阿迈德-瓦尔;J·考博尔;T·尤里尔;B·L·托尔 -专利权人：英特尔公司
申请日： 2011-12-23 - 公布日： 2022-07-08 - 主分类号： G06F9/308 文献下载
摘要：本申请描述用于混洗浮点或整数值的装置和方法，尤其描述了用于将来自源寄存器的数据元素混洗到目的地寄存器的装置和方法。例如，根据一个实施例的方法包括以下操作：读取存储在掩码数据结构中的每个掩码位，所述掩码数据结构包括和目的地寄存器的数据元素相关联的掩码位，其值可用于确定应在存储于第一源寄存器和第二源寄存器中的数据元素上执行掩码操作还是混洗操作；对于目的地寄存器的每个数据元素，如果和该数据元素关联的掩码位指示应执行混洗操作，则将来自第一源寄存器和第二源寄存器的数据元素混洗至目的地寄存器中的指定数据元素；且如果掩码位指示应执行掩码操作，则执行针对所述目的地寄存器的数据元素的指定掩码操作。
用于浮点整数装置方法

[发明专利]具有独立进位链的加法指令-CN202210121589.5在审
发明人： V·戈帕尔;J·D·吉尔福德;G·M·沃尔里齐;W·K·费格哈利;E·奥兹图科;M·G·迪克森;S·P·米莱克斯;M·C·梅尔腾;李瞳;B·L·托尔 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2022-05-10 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了具有独立进位链的加法指令。提供了彼此之间没有数据依赖性的多个加法指令。第一加法指令将它的进位输出存储在标志寄存器的第一标志内，并且不修改标志寄存器内的第二标志。第二加法指令将它的进位输出存储在标志寄存器的第二标志内，并且不修改标志寄存器内的第一标志。
具有独立进位加法指令

[发明专利]用于点积操作的系统、方法和装置-CN202210132102.3在审
发明人： R·凡伦天;D·鲍姆;Z·斯波伯;J·考博尔;E·乌尔德-阿迈德-瓦尔;B·L·托尔;M·J·查尼;M·阿德尔曼;B·泽维;A·海内克;S·卢巴诺维奇 -专利权人：英特尔公司
申请日： 2017-07-01 - 公布日： 2022-05-10 - 主分类号： G06F9/30 文献下载
摘要：本申请公开了用于点积操作的系统、方法和装置。本文中详述的实施例涉及矩阵操作。例如，详述了对矩阵(片)点积操作的指令支持的实施例。示例性指令包括：计算有符号字的点积，并利用饱和累加在双字中；计算字节的点积，并利用饱和累加到双字中，其中，输入字节可以是有符号或无符号的，并且双字累加具有输出饱和；等等。
用于操作系统方法装置

[发明专利]具有独立进位链的加法指令-CN201710828668.9有效
发明人： V·戈帕尔;J·D·吉尔福德;G·M·沃尔里齐;W·K·费格哈利;E·奥兹图科;M·G·迪克森;S·P·米莱克斯;M·C·梅尔腾;李瞳;B·L·托尔 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2022-04-15 - 主分类号： G06F9/30 文献下载
摘要：提供了彼此之间没有数据依赖性的多个加法指令。第一加法指令将它的进位输出存储在标志寄存器的第一标志内，并且不修改标志寄存器内的第二标志。第二加法指令将它的进位输出存储在标志寄存器的第二标志内，并且不修改标志寄存器内的第一标志。
具有独立进位加法指令

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