[发明专利]支持带三个源操作数的加法指令的处理器及含该指令的介质

权利要求书

1.一种处理器，用于处理所述处理器的指令集的加法指令，所述处理器包括：

解码单元，用于解码所述加法指令，所述加法指令指示第一源操作数、第二源操作数和第三源操作数；以及

与所述解码单元耦合的执行单元，所述执行单元用于响应于所述加法指令而存储要使用所述第一源操作数、所述第二源操作数和所述第三源操作数来计算的总和，其中所述总和要被部分地存储于所述加法指令的目的地存储位置中、以及部分地存储于并非所述目的地存储位置的寄存器的多个位中，其中所述总和的次高有效位要被存储于所述多个位中的第一位中，且所述总和的最高有效位要被存储于所述多个位中的第二位中。

2.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于所述加法指令而将所述总和部分地存储于作为所述第一位的进位标志中、以及部分地存储于作为所述第二位的第二标志中。

3.如权利要求2所述的处理器，其特征在于，所述第二标志包括用途变更的架构标志。

4.如权利要求2所述的处理器，其特征在于，所述第二标志包括溢出标志。

5.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于所述加法指令而存储以下的总和：所述第一源操作数、所述第二源操作数和所述第三源操作数，加上所述多个位的算术组合。

6.如权利要求5所述的处理器，其特征在于，所述多个位的算术组合包括：所述第一位，加上二乘以所述第二位的乘积。

7.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于所述加法指令而存储以下的总和：所述第一源操作数、所述第二源操作数和所述第三源操作数，加上多个标志的算术组合，

其中所述多个标志包括作为所述多个位之一的溢出标志，且其中多个源操作数包括无符号整数。

8.如权利要求1至7的任一项所述的处理器，其特征在于，所述解码单元用于解码所述加法指令，所述加法指令将所述第一源操作数、所述第二源操作数和所述第三源操作数的其中之一隐式地指示、但非显式地指定为一寄存器，该一寄存器要被隐式地指示、但非显式地指定为所述指令集的整数乘法指令的目的地操作数。

9.如权利要求1至7的任一项所述的处理器，其特征在于，所述解码单元用于解码所述加法指令，所述加法指令用于指示具有无符号整数的源操作数，所述无符号整数具有32位和64位之一的大小。

10.如权利要求1至7的任一项所述的处理器，其特征在于，所述处理器是多核通用微处理器，所述执行单元被包括在该多核通用微处理器的核内。

11.如权利要求1至7的任一项所述的处理器，其特征在于，所述执行单元被包括在专用加密设备内。

12.如权利要求1至7的任一项所述的处理器，其特征在于，所述第一源操作数、所述第二源操作数和所述第三源操作数包括无符号整数。

13.一种用于处理加法指令的处理器，所述处理器包括：

解码单元，用于解码所述加法指令，所述加法指令指示第一源操作数、第二源操作数和第三源操作数，所述第一源操作数、所述第二源操作数和所述第三源操作数的每一者具有无符号整数；以及

与所述解码单元耦合的执行单元，所述执行单元用于响应于所述加法指令而将一总和部分地存储于所述加法指令的目的地操作数中且部分地存储于并非所述目的地存储位置的寄存器的多个位中，其中要使用所述第一源操作数、所述第二源操作数和所述第三源操作数以及所述多个位的组合来计算出所述总和。

14.如权利要求13所述的处理器，其特征在于，

所述多个位对应于多个标志，

所述执行单元可用于存储以下的总和：所述第一源操作数、所述第二源操作数和所述第三源操作数，加上多个标志中的第一标志，并且加上二乘以所述多个标志中的第二标志的乘积。

15.如权利要求13至14的任一项所述的处理器，其特征在于，所述多个位之一是进位标志。

16.如权利要求13至14的任一项所述的处理器，其特征在于，所述多个位之一是溢出标志。

17.如权利要求13至14的任一项所述的处理器，其特征在于，所述寄存器包括状态寄存器。