[发明专利]三维半导体器件及其制造方法

说明书

一种三维半导体器件制造方法，包括：在衬底上形成交替的多个第一、第二掩模层构成的掩模层堆叠；刻蚀掩模层堆叠形成沟道孔，暴露衬底顶部、第一和第二掩模层侧壁；去除第二掩模层的一部分以形成凹陷；在沟道孔和凹陷中共形地形成阻挡层；在阻挡层上形成存储层；选择性刻蚀去除存储层的一部分；在沟道孔和凹陷中共形地形成隧穿层。依照本发明的三维半导体存储器件及其制造方法，利用分离的存储层结构来截断横向扩散的通路，从而改善数据保持特性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

具体的，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；选择性刻蚀沟道通孔侧壁的叠层结构以形成多个凹陷，例如部分地刻蚀去除ONO结构中的氮化物的一部分而在上下两层氧化物中形成凹陷，随后在凹陷中依次形成阻挡层、存储层、隧穿层构成的绝缘层堆叠；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如完全去除ONO结构中的氧化物，仅保留氮化物)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠，例如包括底部选择栅极线、虚设栅极线、字线、顶部选择栅极线；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。通过控制栅极的电压，使得存储层中电荷分布发生变化，从而对应于逻辑状态的改变。

然而，如图1所示，在上述器件的局部构造图中，存储层中累积的电荷(半圆形区域所示)随着时间的推移会逐渐向外扩散，造成图2所示的阈值电压漂移。其中，图2中①曲线对应于图1中垂直于沟道分布方向而向控制栅极、阻挡绝缘层扩散的电荷引起的Vt漂移。除此之外，存储层中累积的电荷不仅会向与其直接对应的栅极方向扩散，还会进一步向相邻(沿沟道分布方向，也即垂直方向)栅极对应的电荷储存区扩散，造成擦除空穴与编程电子之间不必要的中和，导致如图2中①+②曲线所示更大的Vt漂移。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法，利用分离的存储层结构来截断横向扩散的通路，从而改善数据保持特性。

为此，本发明一方面提供了一种三维半导体器件制造方法，包括：在衬底上形成交替的多个第一、第二掩模层构成的掩模层堆叠；刻蚀掩模层堆叠形成沟道孔，暴露衬底顶部、第一和第二掩模层侧壁；去除第二掩模层的一部分以形成凹陷；在沟道孔和凹陷中共形地形成阻挡层；在阻挡层上形成存储层；选择性刻蚀去除存储层的一部分；在沟道孔和凹陷中共形地形成隧穿层。

其中，第一掩模层为绝缘材料，第二掩模层为半导体材料或绝缘材料；优选地，绝缘材料为氮化硅、氧化硅、氮氧化硅、非晶碳、碳氮化硅、碳氧化硅、氮化硼、氧化铝的任一种或其组合；优选地，半导体材料为硅、锗或其组合；优选地，半导体材料为多晶、非晶、微晶。